Xilinx FPGA—— ViVAdo DDR4读写

一、DDR4简介DDR4是一种高速动态随机存取存储器它属于 SDRAM 家族的存储器产品提供了相较于 DDR3 SDRAM 更高的运行性能与更低的电压并被广泛的应用于计算机的运行缓存。1.1 DDR存储器发展SARM一个bit需要用到6个晶体管成本高且容量小。SDRAM使用电容充放电特性充电代表bit1未充电代表bit0一个bit只需要2个晶体管加1个电容。最大512Mbit工作频率相比较SARM没有明显提示。DDR SDRAM采用双沿传输时钟上升沿和下降沿都可以传输数据这种方式数据带宽扩大了一倍。1.2 SDRAMSDRAM的结构示意图Bank存储矩阵每个Bank里还有行地址、列地址简单从示意图上看想要操作SDRAM就需要一对差分时钟、四个命令线CS、WE、CAS、RAS、数据线、地址线地址线通过地址寄存器到行地址复用器和列地址复用器送往bank最终确认读取地址。SDRAM数据手册名称输入输出说明CLKinput时钟线CKEinput使能线CS#input片选信号低电平有效CAS#input列选择低电平有效RAS#input行选择低电平有效WE#input低电平写入数据高电平读出数据DQM[3:0]input用于写访问的输入掩码信号和用于读访问的输出使能信号BA[1:0]inputBank地址选择A[11:0]input行列地址线DQ[31:0]input/output数据线NC//VDDQsupplyDQ电源隔离提高抗噪VSSQsupplyDQ接地隔离提高抗噪VDDsupply电源VSSsupply地命令CS#RAS#CAS#WE#DQMADDRDQ初始化NopHXXXXXX无操作NopLHHHXXX激活指令选择Bank并激活行LLHHXBank/rowX读同时激活列指令LHLHL/HBank/colX写同时激活列指令LHLLL/HBank/row有效突发终止LHHLXX活动预充电LLHLXCodeX自动刷新/自刷新LLLHXXX负载模式寄存器LLLLXOP-codeX写入/输出使能XXXXLX活动写抑制/高阻态XXXXHX高阻注读写指令和列指令是同时激活的行激活指令单独发送。注充电是指给存储电容充电规定每隔一段时间需要刷新以补充点电荷或者释放电荷确保数据正确性。推荐使用自动刷新。1.3 DDRDDR1内部结构示意图与SDRAM的区别输入时钟由单端时钟改完差分输入数值在时钟的上升沿和下降沿都可以传输4bit数据4bit预读取位宽。DDR1多一个DQS数据同步信号。DDR4内部结构图从DDR1~DDR4升级主要是时钟频率的升级和预读取位宽的升级下图是DDR1~4的性能比较二、DDR IP核使用MIG IP 核结构框图