如果你在搜索引擎里敲下“DSM”最先看到的很可能是遥感测绘的结果DSM生成DEM、DOM数字表面模型听起来跟电子没一点关系。但在模拟与混合信号设计圈子里DSM是Delta-Sigma调制技术的缩写也是高精度ADC/DAC领域绕不开的核心模块。Delta-Sigma调制DSM的核心思想非常简单——用速度换精度让调制器在远高于奈奎斯特速率的时钟下工作用反馈反复修正量化误差从而在低频段获得极高的信噪比。从24位称重传感器、音频Codec到精密仪器里的Σ-Δ ADC都有它的影子。这篇不是教科书式的原理背诵而是一个做了几年数据转换器相关项目的人把DSM从底层逻辑到工程落地讲清楚。如果你是做芯片、做测试测量、做音频系统或者刚被搜索平台引到这里想补课应该都能从中获得一些可用的东西。1. 先把“DSM”这个缩写辨清楚1.1 遥感DSM和Sigma-Delta DSM完全是两码事既然热词里出现了“dsm生成dem、dom、dem、dsm”我先把话说清楚那是数字表面模型Digital Surface Model的DSM在测绘遥感里用来生成数字高程模型DEM、数字正射影像DOM之类产品属于航摄、点云、摄影测量那条线。和本文要讲的电子信号处理技术没有任何继承关系只是缩写撞车检索平台才会把它们混在一起。如果你是被那个DSM吸引进来的现在可以退出去找测绘资料如果你想搞明白Delta-Sigma调制那么这条路走对了。1.2 电子领域内部还有一个“DEM”同样别搞混更有意思的是Delta-Sigma调制内部也有一个三字母缩写DEM。它不是数字高程模型而是动态元件匹配Dynamic Element Matching解决多比特量化器反馈DAC的失配问题。下文会专门讲到。所以这个行业的缩写混乱有时候比跨行冲突更让人头大。我先把识别方法放在这儿上下文里有积分器、量化器、噪声整形的是Delta-Sigma上下文里有高程、点云、DEM生成的是数字表面模型。两个都是正经技术但别串门。本文后面所有DSM均指Delta-Sigma调制。2. Delta-Sigma的立足点用速度换精度的底层逻辑2.1 为什么传统高精度ADC越做越难先看一个看似土味的问题为什么不去提高单次量化的精度而要用Delta-Sigma传统架构比如逐次逼近SAR、流水线Pipeline、Flash分辨率提升基本来自比较器精度、电容阵列匹配和基准电压精度。理想情况下16bit ADC要分辨满幅的1/65536但工艺制造出来的电容失配通常在千分之一量级比较器和运放也有失调、噪声、增益误差。芯片出厂时那点面积根本没法把器件配对到18bit。所以12bit以上ADC往往要加自校准、修调、后台数字校准复杂度成倍上涨功耗和成本跟着上去。换句话说“往深处挖”这条路物理和工艺都会拦住你。而Delta-Sigma直接换了个方向我不追求单次量化准而是让量化器工作在极低的分辨率甚至1bit却以几十上百倍的采样率过采样再利用反馈环路把量化误差反复抵消。最终决议的是“长时间平均和反馈修正后的结果”而不是某一拍的比较精度。这套思路绕开了器件匹配问题用成熟工艺就能做出20bit以上的有效分辨率。2.2 过采样把误差摊薄但只靠它还不够过采样率OSR的定义很直观OSR 采样率 / (2 × 信号带宽)。比如信号带宽20kHz采样率2.56MHzOSR就是64。量化噪声有个基本性质理想N bit量化器在0到fs/2带宽内近乎均匀分布噪声总量固定。如果把采样率提高M倍信号带内的噪声只是原来带内噪声的1/M所以信噪比提升10log10(OSR) dB。OSR64时10log10(64)约18dB折算成有效位数也就是3个bit。你付出64倍的采样代价只换来3bit这买卖确实不划算。但过采样不是白做的它给后面的“反馈修正”提供了充足的数据样本。没有过采样积分器就没有足够多的时间把误差积累起来并补偿掉。所以可以把过采样看成买了大量“工作时钟”供误差平均政策使用。2.3 噪声整形让误差往高频走光靠过采样只能降低量化噪声噪声整形才是Delta-Sigma的灵魂。核心操作是把量化器的残差积分后反馈回输入端。你看一个最朴素的闭环每次量化后的误差不是直接扔掉而是被积分器记住下一次采样时自动去修正上一次留下的偏差。于是低频端误差被负反馈反复抵消高频端误差则不断积累。最后量化噪声频谱不再是平的而是变成“低频压低、高频抬高”的形状信号带内噪声大幅减少。打个比方你在调淋浴水温第一次拧多了第二次根据手感回调第三次再微调只要反馈得足够勤最后水温一定稳定在你想要的位置。单次操作的精度不高没关系闭环修正确保稳态误差很小。Delta-Sigma的噪声整形就是这个道理。3. 环路到底怎么转从一阶NTF到多阶设计3.1 一阶DSM的输入输出关系一阶DSM的典型结构输入信号和反馈信号相减进入积分器积分器输出接到量化器通常是比较器量化器输出既作为最终数字输出又通过DAC反馈到输入端。用线性模型写出来很简洁Y(z) X(z)·z⁻¹ E(z)·(1 − z⁻¹)这里X是输入E是量化误差。第一项说明信号只是延迟了一拍幅度和形状都没变第二项说明误差经过一个1−z⁻¹的传递函数频率越低衰减越大直流点误差彻底为零。这个1−z⁻¹就是一阶噪声传递函数NTF。1bit量化器在这类结构里有天然优势反馈DAC只有两个电平不存在中间电平的匹配问题所以绝对线性。代价是单次量化误差很大——可能接近满幅的一半全靠后面的噪声整形把它压制下去。3.2 高阶环路噪声整形曲线更陡但稳定性要还债既然一阶NTF是1−z⁻¹那串联更多积分器NTF自然变成1−z⁻¹的L次方。L越大噪声整形曲线的低频段下凹越深带内噪声衰减越快。直接感觉一下同样OSR64一阶理想SNR大约51dB二阶理想SNR大约79dB。多一个积分器相当于白捡近30dB。很多商用Sigma-Delta ADC都做二阶或三阶就是这个原因。但工程里不会无限堆阶数。高阶环路是有代价的相位裕度下降很容易出现不稳定极限环。线性模型里L再高都漂亮可真到晶体管级输入信号幅度一大、环路饱和、比较器过载噪声可能突然飙升甚至振荡。业界常规做法是二阶、三阶、四阶超过五阶的常见结构很少。3.3 高阶稳定性与环路系数设计高阶DSM设计绕不开稳定性判据。常用经验准则是看NTF的最大幅度|NTF|∞一般控制在1.5到2之间大约对应3.5到6dB超过太多环路易失稳。严谨一点的做法是用MATLAB里的Delta-Sigma Toolbox做系数综合它会根据OSR、阶数、量化器位数和期望的SNR自动生成环路系数向量。拿到系数后还要做行为级仿真扫描输入信号的幅度画出SNR-Input曲线观察有没有突然“掉悬崖”的不稳定点。系数微调对性能的影响极大同样的拓扑系数选得差可能少10~15dB SNR这比架构本身还关键。3.4 多bit量化器别小看反馈DAC失配DEM在这里登场一阶一比特结构虽然线性好但SNR提升效率有限、高阶稳定性差。多比特量化器内部有3bit、4bit甚至更多反馈DAC也对应多位。量化步长变小了带内噪声本底直接下降环路的过载能力也更强可以把NTF设计得更激进。但多bit有一个专属麻烦反馈DAC里的多个元件电流源、电容或电阻按温度计码排列工艺失配会让每个元件大小不完全相等这等于在DAC输出端注入非线性误差。你可能花大力气把比较器、积分器做到24bit结果反馈DAC的0.1%失配就把有效位数打回16bit。解法就是动态元件匹配DEM。最常见的DWA算法Data Weighted Averaging让温度计码的每一位以循环方式选择物理元件这样每个元件的失配误差会在时间上被平均掉失配产生的谐波被转换成白噪声基底。再次提醒电子领域的DEM是Dynamic Element Matching不是数字高程模型看到论文里出现DEM务必靠上下文判断。4. 设计参数估算、非理想因素与仿真验证4.1 从“一页PPT”快速估算SNR工程上拿到一个DSM需求不用马上建完整模型先用理想近似公式做预算SNR_dB ≈ 1.76 10·log10(2L 1) (2L 1)·10·log10(OSR) − 20L·log10(π) 6.02·(B − 1)其中L是环路阶数B是量化器位数OSR是过采样率。这个公式只适用于单环低通结构而且忽略稳定补偿和高阶系数优化带来的损失适合做数量级判断不能拿去当设计验收标准。阶数L量化器位数BOSR理想SNRdB公式估算工程参考范围dB1164约5140~502164约7970~802416约7670~853432约10490~1053564约131115~130工程上常说的ENOB有效位数就是从SNR换算的ENOB (SNR − 1.76) / 6.02。一个SNR为80dB的ADC别人说13bit有效位就是这个意思不是标称24bit就等于每bit都准。4.2 真正限制SNR的物理因素理想公式是天花板真正落地时噪声来源五花八门。我按影响从大到小排一下运放有限增益与带宽。噪声整形依赖环路在信号带内的高增益。运放开环增益不够NTF在低频处会“翘起来”带内噪声压不下去。我通常起步就要求60~80dB以上直流增益带宽也不能比过采样率低太多否则积分器建立误差会直接变成谐波失真。压摆率不足。一阶1bit调制器的积分器输出是高摆幅瞬态信号压摆率不够会产生非线性失真。多bit结构虽然瞬态摆动小一点但同样不能省。KT/C热噪声。开关电容积分器里采样电容越小热噪声越大。想做到120dB以上SNR采样电容常常要到几十pF面积和功耗代价很明显。这是许多高性能Sigma-Delta ADC最终被面积逼停的原因。时钟抖动。抖动让采样时刻随机变化等于在信号上叠加一个与信号斜率成正比的噪声这个噪声没法被噪声整形处理直接落在带内。过采样系统对时钟抖动通常比奈奎斯特ADC更敏感。设计时钟时高频输入对应的抖动预算必须单独算。参考源与电源噪声。参考电压是量化器的“尺子”参考源一抖量化结果全错。LDO纹波、地弹也会通过反馈DAC耦合进信号通路这些容易被初学者忽略。4.3 一套实用的设计仿真流程我做DSM项目时基本走四步第一步MATLAB/Simulink行为级建模。先用理想元件跑确认SNR和频谱定OSR、阶数、量化器位数和环路系数。这一步快能试很多组合。第二步引入主要非理想参数。运放有限增益、带宽、饱和电压、KT/C噪声、元件失配、比较器失调等逐项加进去看哪个是瓶颈。我见过最典型的情况是想着优化调制器阶数结果发现运放带宽不够倒是先把带宽拉上去SNR立刻涨6dB。第三步晶体管级原理图映射到Cadence/Spectre或同类工具。注意瞬态仿真要跑足够长时间让调制器进入稳态频谱分析时用相干采样输入频率尽量是fs/M且与FFT点数互质频谱泄漏会小很多。加窗函数也行但相干采样更干净。第四步实测验证。芯片或PCB回来后先用高精度信号源输入低失真正弦用FFT看SNR、THD、SNDR。一次实测SNR比仿真低很多时先怀疑时钟、参考电压、输入前端抗混叠而不是调制器本身。5. 项目手记过采样ADC设计里那些“隐形杀手”5.1 抗混叠滤波器的实际取舍有个经典误区Delta-Sigma过采样率高是不是可以不要抗混叠滤波器真不是。调制器本身是离散时间系统带外的高频干扰照样会折叠到信号带内。有人可能觉得噪声整形已经处理了带内噪声但实际上折叠进来的信号无论在哪最终都会鬼使神差地出现在带内。我之前在原型板上为了省一颗RC把一个几百kHz的开关电源噪声直接放进了信号通路SNR掉6dB以上查了一天才定位到。后来在输入端加了一阶RC低通带宽压到信号带宽的三倍以内高频噪声立刻压住了。DSM对抗混叠滤波的要求确实比Nyquist ADC低很多一阶或二阶就够但千万别省到没有。5.2 数字抽取滤波器的指标分配DSM调制器输出是高码率低bit流真正给用户的低速率高精度数据要靠抽取滤波器来降采样。常见链路是CIC加半带加FIR每级贡献一部分降采样和滤波。容易陷入的坑是所有人都盯着模拟调制器性能数字抽取滤波器随便选最后系统指标却不高。抽取滤波器的通带纹波会直接出现在信号通带里阻带衰减不够又会把高频噪声漏回来群延迟太长在音频设备里会被用户感知为“发闷”。经验是给抽取滤波器留出足够预算通带纹波建议不超过系统总指标的三分之一阻带衰减至少比目标SNR高10dB。不然模拟那边辛苦调出来的几个dB在数字滤波这一下就送回去。5.3 时钟抖动才是真正的“刺客”有次调试一块音频ADC样板静态性能非常好一输入20kHz满幅正弦SNR立刻掉好几个dB。起初怀疑运放带宽不够后来换了个信号源发现跟着时钟走。FPGA内部PLL直出的时钟抖动比较大换成外部低抖动晶振同样电路SNR涨回正常。测试音频和精密测量时往往只测1kHz或几百赫兹这时候输入信号斜率小时钟抖动的影响被掩盖。但应用场景一旦涉及高频满幅输入时钟抖动立刻现形。所以我在设计验证阶段会专门加一条“高频满幅正弦测试”低于这个测试的都不能说时钟OK。5.4 电源、地和PCB布局很多初学者看到DSM输出是二进制流就当数字电路处理结果布出奇奇怪怪的板子。实际调制器内部的积分器、比较器都是高增益模拟电路最怕电源纹波和地弹。我的习惯是模拟电源和数字电源用磁珠或简单π型滤波分开参考电压旁边至少1μF低ESR电容再加100nF高频电容而且要紧靠芯片引脚反馈DAC到积分器的走线是高频大电流回路必须短而宽远离模拟输入。地平面原则上单点分割模拟地和数字地在ADC芯片下方汇合但跨分割的走线坚决不允许那等于给噪声搭桥。5.5 调试顺序如果从头调试一块DSM采集板我的顺序固定是输入短路看FFT噪声底先排除本底异常。输入小信号比如满幅的1/1000验证有没有死区、过载或极限环。输入满幅正弦看SNR、THD重点关注2次、3次谐波。双音互调测试排查交调产物。顺序乱了很容易把“频率巧合”误判成“电路问题”。尤其第一步没做好后面所有结果都会带上一层阴影。6. 工程选型什么时候用DSM什么时候别硬上6.1 DSM的优势区高精度、低频、慢速测量是这个架构的主场。称重传感器输出信号就几赫兹几十赫兹DSM跑个OSR几百上千24bit轻而易举。热电偶、应变桥、pH计、电流检测、电池监测这类慢速但要求高分辨率的场景Sigma-Delta ADC几乎是一种默认答案。音频行业更是如此。CD规范的44.1kHz时代高保真ADC/DAC内部几乎清一色过采样Sigma-Delta再加上噪声整形才能用相对普通的工艺做到120dB动态范围。现在大量音频芯片里Sigma-Delta调制器和数字滤波器的组合依然是核心。传感器数字化也一样很多MEMS加速度计、陀螺仪、压力传感器内部就是一颗Sigma-Delta ADC把微弱的模拟信号转换成高分辨率数字流输出。6.2 DSM的“不舒适区”DSM不适合所有场景。宽带中频采样比如软件无线电要直接采样几十MHz带宽OSR做不高传统低通Sigma-Delta优势直接就没了。虽然也有带通Sigma-Delta但它复杂性高设计周期长不一定比Pipeline或高速SAR划算。极端低功耗场景也要小心。DSM的环路运放、比较器、数字抽取滤波器都不是零功耗为了达到高分辨率积分器电容往往不能太小电流就会上去。真到微安级预算SAR反而可能是更好的选择。还有一类是快速逐次转换场景每次只转一个点、每次都希望立刻拿到结果DSM的连续过采样和抽取滤波引入的流水延迟拖不起。这类就要乖乖回到SAR或高精度低速采样保持架构。6.3 选型对照表应用场景典型信号带宽目标分辨率推荐架构选择理由称重传感器10~80SPS18~24bitΣ-Δ ADC慢速高精度适合大OSR音频录音/回放20k~40kHz24bitΣ-Δ ADC/DAC高保真低失真生态成熟电池/电流监测1k~10kSPS14~16bitSAR或Σ-Δ结合功耗和精度预算射频中频采样100~500MSPS12~14bitPipeline / IF采样宽带高速DSM不占优多通道精密DAQ1k~100kSPS16~24bit高性能Σ-Δ ADC芯片自带数字滤波和通道扫描6.4 给入门者一句话如果你是芯片使用者直接选一颗好用的Sigma-Delta ADC芯片照着数据手册和参考设计做测量前端比什么都有用如果你在设计芯片别一开始就挑战五阶、追求130dB。从二阶1bit、OSR64开始跑通整个设计仿真流程看懂NTF长什么样摸清稳定性边界这比刷十篇论文都值。最后再分享一个我的个人体会读文献时窝火的地方往往不是数学公式看不懂而是不知道这个模块为什么存在。把“用速度换精度”和“积分反馈自动修正误差”这两句话刻进脑子里DSM的大多数设计决策都能反过来推出一半。我当年真正开窍是在面包板上搭了一个二阶DSM用示波器看模拟积分器波形、用逻辑分析仪抓1bit流看到频谱图上噪声峰被“推到”高频那一瞬间。如果看完这篇你也想动手尝试建议先做一个简单的一阶结构在FFT里看看过采样与噪声整形的作用比任何记忆公式都值。也提醒一次搜索“dsm生成dem、dom、dem、dsm”进来的朋友你找的可能是数字表面模型这篇文章只是带你在岔路口确认了方向。电子圈的这一座DSM更值得你继续往下爬。