尧图网站建设 
1. 为什么我把Verilog数字钟当作FPGA入门的第一个完整项目我先说一个可能让很多培训班和教材不太高兴的观点如果已经掌握了基本的Verilog语法又想做点有成就感的东西别一上来就去跟风搞图像处理、神经网络加速、甚至RISC-V处理器——先把数字钟做透比什么都强。原因不复杂。数字钟这个项目几乎是天然的数字系统设计课程浓缩包。它里面有分频、计数、译码、显示扫描、按键去抖、状态切换完整的时-分-秒逻辑链路。只要把数字钟撸明白再去做UART收发、SPI驱动、状态机控制的复杂外设思路都会清晰很多。这也是为什么那么多高校的课程设计和FPGA培训最终都落到这个题目上——它不是简单而是简单中带着系统。我最早接触数字钟是在大二做课程设计当时用的还是原理图输入说实话没搞明白其中的逻辑层次。后来正儿八经用Verilog重写了一遍又把按键调时、整点报时、24小时制切换这些功能一个个加进去才真正理解了什么叫模块划分、什么叫时序配合。现在回头看这个项目最大的价值在于它强迫你去思考模块之间的数据流怎么走而不是只停留在写一行代码让LED亮一下的程度。更实际一点说Verilog数字钟是面试和笔试的常客。很多芯片公司的笔试题目直接就是让你手撕一个数字钟的计数器模块或者让你画出它的状态转移图。不是因为它工艺多高端而是因为它能一次性考察候选人对时钟分频、进位逻辑、时序约束、异步复位这些基本概念的理解是否扎实。这篇博客我会从系统框架、模块划分、代码实现、仿真验证到板上调试的完整流程来展开全部基于我实际调过的代码和踩过的坑。想直接抄作业的跟着走就完事想理解背后原理的每个关键选择我也会解释为什么这么干。先说明一下我这里默认的开发环境是Vivado目标板是Xilinx Artix-7系列的开发板如果你用的是Intel/Altera的Quartus或者国产的EG4、紫光同创原理完全一样只需要改一下管脚约束的语法。2. 系统拆解数字钟到底由哪几块拼起来把数字钟拆开看本质上就是一个多级计数器链加上选择输出的过程。2.1 核心功能数量化一个标准功能完整的数字钟至少要满足下面这组需求显示时、分、秒24小时制秒模块0-59计数每秒递增一次分模块0-59计数秒模块满60进位一次时模块0-23计数分模块满60进位一次数码管动态扫描显示6位时十位、时个位、分十位、分个位、秒十位、秒个位按键调时至少能调小时和分钟且调时过程中秒不受影响有的设计还要求分可调如果还想升级一点可以加整点报时、闹钟、星期显示、秒表但核心框架是不变的。2.2 顶层模块的信号规划顶层模块我一般这样定义module digital_clock ( input wire clk_50m, // 50MHz 板载晶振 input wire rst_n, // 低电平复位 input wire key_hour, // 小时加一 input wire key_min, // 分钟加一 input wire key_set, // 调时模式切换 output wire [5:0] seg_sel, // 位选低有效 output wire [7:0] seg_data // 段选低有效共阳极数码管 );为什么用50MHz做主时钟因为绝大部分开发板的板载晶振就是50MHz不需要额外处理。有些板子是27MHz或者100MHz对应改分频参数就行。2.3 模块划分的两种思路设计数字钟模块拆分有两个流派第一种是分层流水思路一个分频模块一个秒计数模块一个分计数模块一个时计数模块一个显示驱动模块。模块之间用进位信号串联。第二种是单计数器组合译码思路只做一个大计数器从0计数到86399再通过组合逻辑拆出时、分、秒。我强烈建议用第一种。原因在于思路清晰每个模块只干一件事出问题好排查后续扩展闹钟、报时等功能时信号接口直接对接对应模块符合实际工程中高内聚低耦合的模块设计原则面试手撕代码的时候也更占优势下面是我在实际工程里用的模块结构模块名功能职责输入输出clk_div将50MHz分频为1Hz时钟clk_50m, rst_nclk_1scnt_second秒计数0-59循环clk_1s, rst_nsecond[5:0], carry_mincnt_minute分计数0-59循环clk_1s, carry_min, rst_n, min_adjminute[5:0], carry_hourcnt_hour时计数0-23循环clk_1s, carry_hour, rst_n, hour_adjhour[5:0]seg_driver动态扫描显示clk_1k, hour, minute, secondseg_sel, seg_datakey_debounce按键消抖与边沿检测clk_1k, key_inkey_pulse每个模块单独写在一个.v文件里互相独立方便后续维护。3. 分频模块从50MHz到1Hz的关键一步分频是整个数字钟的第一环也最容易写出看起来对但实际有隐患的代码。3.1 计数器分频的原理板载晶振是50MHz也就是每秒振荡五千万次。数字钟需要的是1Hz信号也就是每秒翻转一次电平。所以需要一个计数器数到25000000五千万的一半就翻转一次输出。这就是计数器分频的基本原理。这里有一个初学者经常问的问题为什么不是数到50000000翻转而是25000000因为一个完整的时钟周期包含一个高电平和一个低电平每数25000000个时钟周期输出翻转一次两次翻转就是一个完整的1Hz周期。module clk_div #( parameter DIV_N 25_000_000 // 50MHz / 2 / 1Hz 25_000_000 )( input wire clk_50m, input wire rst_n, output reg clk_1s ); reg [24:0] cnt; always (posedge clk_50m or negedge rst_n) begin if (!rst_n) begin cnt 25d0; clk_1s 1b0; end else if (cnt DIV_N - 1b1) begin cnt 25d0; clk_1s ~clk_1s; end else begin cnt cnt 1b1; end end endmodule这个写法有两个知识点值得注意参数化设计DIV_N写成parameter这样后续如果换了一个24MHz晶振的板子只需要在顶层例化时改参数不需要动模块内部代码。这种习惯在工程里非常重要。异步复位使用了negedge rst_n异步复位保证上电瞬间模块处于已知状态。如果不加复位仿真的时候输出是X态板子的行为也会不可预测。我实际调试中还发现一个问题就是1Hz时钟的占空比。用这种方式分频出来的1Hz时钟占空比不是严格的50%。因为计数到24999999然后清零对于奇数的DIV_N高低电平时间差一个周期。不过对于数字钟来说这点误差完全无所谓不需要追求精确50%占空比。3.2 分频时钟在FPGA中不能随便用这是很多初学者踩的第一个坑把clk_1s直接接到cnt_second模块的时钟端口然后综合仿真一切正常上板发现秒计数一秒快一秒慢甚至完全不动。原因在于FPGA内部的时钟网络BUFG是专门为全局时钟设计的。如果直接把一个普通逻辑信号当时钟使用这个信号走的是普通布线资源到达各触发器的时刻无法保证一致会产生毛刺和时钟偏斜导致时序违例。更好的做法有两种第一种让所有模块共用一个高频时钟分频结果作为使能信号而不是时钟信号。这是工程中更推荐的写法。秒计数模块的always块依然使用posedge clk_50m只是在使能条件里加一个clk_1s为高电平的判断。always (posedge clk_50m or negedge rst_n) begin if (!rst_n) second 6d0; else if (clk_1s !second_en) // clk_1s作为使能 second (second 6d59) ? 6d0 : second 1b1; end第二种使用Vivado的clocking wizard生成一个真正意义上的1Hz低频全局时钟。但1Hz频率太低了在实现的时候会增加不必要的时钟网络资源我一般不建议这么做。我个人的习惯是第一层分频到1kHz用作扫描显示时钟和按键消抖时钟再从1kHz分频到1Hz作为秒时钟使能。扫描频率1kHz是一个折中值既能保证人眼看到稳定的显示又不会因为刷新太慢导致闪烁。4. 核心计数器模块进位和调时的逻辑细节计数器模块是整个数字钟的逻辑主体。很多人写计数器只会写数到N就清零但数字钟的计数器需要处理进位、调时、保持三种情况逻辑要严谨得多。4.1 秒计数模块最标准的模60计数器module cnt_second ( input wire clk, input wire rst_n, input wire en, // 秒时钟使能 output reg [5:0] second, output reg carry_min ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin second 6d0; carry_min 1b0; end else if (en) begin if (second 6d59) begin second 6d0; carry_min 1b1; end else begin second second 1b1; carry_min 1b0; end end else begin carry_min 1b0; // 只有当en有效且count为59时才产生进位否则清零 end end endmodule这里有一个容易犯的错误把carry_min的赋值和second的赋值混在一起导致进位信号持续一个完整时钟周期而不是一个时钟周期。如果进位信号持续太久后面的分钟模块可能在一个秒周期内被多次触发。用sec 59时下一拍carry_min拉高这种寄存器输出的方式进位信号精确持续一个时钟周期。你不能写组合逻辑assign carry_min (second 59 en)那样会产生毛刺并且逻辑上不稳健。4.2 分钟和小时模块调时功能怎么插入分钟模块比秒模块多了一个调时输入。调时的本质是无论en是否有效只要收到一次按键脉冲分钟值就加一。module cnt_minute ( input wire clk, input wire rst_n, input wire en, // 来自秒模块的进位 input wire adj, // 调分按键脉冲 output reg [5:0] minute, output reg carry_hour ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin minute 6d0; carry_hour 1b0; end else if (adj) begin minute (minute 6d59) ? 6d0 : minute 1b1; carry_hour 1b0; end else if (en) begin if (minute 6d59) begin minute 6d0; carry_hour 1b1; end else begin minute minute 1b1; carry_hour 1b0; end end else begin carry_hour 1b0; end end endmodule小时模块类似只是模数从60变成24module cnt_hour ( input wire clk, input wire rst_n, input wire en, input wire adj, output reg [4:0] hour ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin hour 5d0; end else if (adj) begin hour (hour 5d23) ? 5d0 : hour 1b1; end else if (en) begin if (hour 5d23) hour 5d0; else hour hour 1b1; end end endmodule4.3 调时逻辑里的优先级问题注意在分钟模块中我把adj的优先级放在了en之前。这意味着在调整分钟的时候如果秒模块恰好产生进位分钟只会加一而不是加二。这样设计是符合直觉的——用户按一下按键分钟变化一次不应该因为进位信号碰巧到来而产生多跳。但小时模块和分钟模块之间也面临同样的优先级问题如果正在调小时恰好分钟产生进位小时是加一还是加二这里也做了同样处理adj优先级高于en。这些细节如果不提前想清楚调时的时候就会出现按一下跳两下的鬼畜问题我自己的板子上就遇到过后来花了半天排查。一个更严谨的做法是调时状态下将秒钟的进位信号屏蔽。比如引入一个mode信号当mode为调时模式时将en信号强制置低。这样逻辑上的耦合更少各模块更独立。5. 显示驱动动态扫描的时序和编码数字钟的显示部分对新手来说是另一道坎。6个共阳极数码管怎么做到同时显示不同的数字答案是动态扫描——在极短的时间内循环点亮每一个数码管利用人眼的视觉暂留效应让所有位看起来是同时亮的。5.1 动态扫描的基本原理扫描的核心是位选循环段选跟随。假如有6个数码管每一时刻只打开其中一位的位选信号同时在该位上输出对应的段码然后切换到下一位。一个人眼的视觉暂留时间大约在20-30ms只要把6位全部扫描一遍的时间控制在这个范围内就不会看到闪烁。我上面提过扫描时钟用1kHz也就是每一位的保持时间约为1ms完整扫6位大约6ms远低于视觉暂留阈值实测下来没有任何闪烁问题。扫描模块的参考代码如下module seg_driver ( input wire clk_1k, input wire rst_n, input wire [4:0] hour, input wire [5:0] minute, input wire [5:0] second, output reg [5:0] seg_sel, // 位选低有效 output reg [7:0] seg_data // 段选低有效 ); reg [2:0] scan_cnt; wire [3:0] bcd_data; always (posedge clk_1k or negedge rst_n) begin if (!rst_n) scan_cnt 3d0; else scan_cnt scan_cnt 1b1; end always (*) begin case (scan_cnt) 3d0: begin seg_sel 6b111110; bcd_data hour / 10; end 3d1: begin seg_sel 6b111101; bcd_data hour % 10; end 3d2: begin seg_sel 6b111011; bcd_data minute / 10; end 3d3: begin seg_sel 6b110111; bcd_data minute % 10; end 3d4: begin seg_sel 6b101111; bcd_data second / 10; end 3d5: begin seg_sel 6b011111; bcd_data second % 10; end default: begin seg_sel 6b111111; bcd_data 4d0; end endcase end always (posedge clk_1k or negedge rst_n) begin if (!rst_n) seg_data 8hFF; else seg_data seg_encoding(bcd_data); end function [7:0] seg_encoding; input [3:0] num; begin case (num) 4d0: seg_encoding 8b11000000; // 0 4d1: seg_encoding 8b11111001; // 1 4d2: seg_encoding 8b10100100; // 2 4d3: seg_encoding 8b10110000; // 3 4d4: seg_encoding 8b10011001; // 4 4d5: seg_encoding 8b10010010; // 5 4d6: seg_encoding 8b10000010; // 6 4d7: seg_encoding 8b11111000; // 7 4d8: seg_encoding 8b10000000; // 8 4d9: seg_encoding 8b10010000; // 9 default: seg_encoding 8b11111111; endcase end endfunction endmodule5.2 一个隐藏很深的显示bug这个代码里有一个很容易忽略的坑bcd_data是组合逻辑变量在同一个always块里给seg_sel赋值。如果你在综合后仿真或者上板测试时发现数字跳动不规律或者拖影大概率不是扫描时序的问题而是段选信号的建立时间不够。原因在于位选切换和段选数据输出是同时发生的当位选打开新的数码管时段选还是上一个数字的编码要等组合逻辑稳定后才会切到新值。这个短暂的时间里新点亮的数码管会显示一个残影旧数码管的余晖叠加在一起就形成了拖影。解决方法是把段选输出和位选切换错开一拍。一种简单粗暴的做法是位选切换使用组合逻辑段选在下一个时钟沿再锁存。也就是把上面代码中的段选部分改成独立的always块并且把bcd_data也寄存器化。reg [3:0] bcd_data_reg; always (posedge clk_1k or negedge rst_n) begin if (!rst_n) bcd_data_reg 4d0; else bcd_data_reg bcd_data; end always (posedge clk_1k or negedge rst_n) begin if (!rst_n) seg_data 8hFF; else seg_data seg_encoding(bcd_data_reg); end虽然这会带来一拍的显示延迟但对人眼来说根本察觉不到却可以干净地消除拖影问题。这个细节是我在示波器上看到段选信号毛刺后才想明白的属于典型的书本不讲、工程靠踩的经验。5.3 毫秒级扫描时钟从哪来如果直接用50MHz去驱动扫描每位数码管停留的时间是20ns人眼根本反应不过来只会看到6位LED全部微弱发亮无法识别数字。所以要先把50MHz降到一个相对低频。通常的做法是在clk_div模块中同时分频出1kHz和1Hz两个信号// 在clk_div模块中增加如下代码 reg [15:0] cnt_1k; reg clk_1k; always (posedge clk_50m or negedge rst_n) begin if (!rst_n) begin cnt_1k 16d0; clk_1k 1b0; end else if (cnt_1k 16d24999) begin cnt_1k 16d0; clk_1k ~clk_1k; end else begin cnt_1k cnt_1k 1b1; end end在顶层例化时把clk_1k同时传给seg_driver和key_debounce模块。6. 按键处理调时功能稳定性的关键很多人觉得按键很简单不就是检测一下高低电平吗。数字钟这种低频应用按键抖动的危害往往在调时的时候暴露出来按一下小时加一结果小时值跳了三四下。这全是因为没有做消抖和脉冲沿检测。6.1 硬件抖动为什么那么麻烦机械按键在按下和松开的瞬间由于金属弹片的物理接触会产生持续时间大约5-20ms的不稳定电平跳变。如果直接把这个信号接到计数器模块的adj端口在抖动期间adj信号会反复拉高计数器就会连续加多次。消除抖动的方法有很多硬件上用RC滤波电路软件/逻辑上用连续采样多次都相同才认为是有效电平。实用中逻辑消抖是首选不改板子、不用额外元器件。6.2 消抖和脉冲延时的代码实现我常用的是两级同步计数器消抖边沿检测的组合方案module key_debounce ( input wire clk_1k, input wire rst_n, input wire key_in, output reg key_pulse ); reg [1:0] sync_reg; // 两级同步器 reg [3:0] cnt; // 消抖计数器 reg key_stable; reg key_stable_d; // 两级同步消除亚稳态 always (posedge clk_1k or negedge rst_n) begin if (!rst_n) sync_reg 2b00; else begin sync_reg[0] key_in; sync_reg[1] sync_reg[0]; end end // 消抖连续16拍相同才算稳定 always (posedge clk_1k or negedge rst_n) begin if (!rst_n) begin cnt 4d0; key_stable 1b1; end else if (sync_reg[1] ! key_stable) begin cnt cnt 1b1; if (cnt 4d15) begin key_stable sync_reg[1]; cnt 4d0; end end else begin cnt 4d0; end end // 边沿检测只产生一个时钟周期的脉冲 always (posedge clk_1k or negedge rst_n) begin if (!rst_n) begin key_stable_d 1b1; key_pulse 1b0; end else begin key_stable_d key_stable; key_pulse key_stable_d ~key_stable; // 检测下降沿按下 end end endmodule注意这里key_pulse产生的是下降沿脉冲对应按下这个动作。如果你的按键是按下为低电平这样写没问题如果是高电平有效改成key_stable ~key_stable_d即可。6.3 按键去抖的另外一个思路还有一种更工程化的做法是用状态机做消抖把按键状态分为空闲、按下确认、按住保持、释放确认四个状态。这样不仅消抖效果好还能实现长按连续调时的进阶功能。不过对于基础版数字钟定时计数器消抖已经足够不用把问题复杂化。我实测了两种方案的效果计数消抖的方案按键手感干脆准确每按一下调一次非常稳定调试中没有再出过连跳问题。7. 顶层例化和管脚约束把所有模块缝起来有了底层模块顶层模块的作用就是搭积木——把分频、计时、显示、按键全部例化在一起然后把它们之间的连线和外部管脚一一对应。7.1 顶层模块的例化方法module top_digital_clock ( input wire clk_50m, input wire rst_n, input wire key_hour, input wire key_min, input wire key_set, output wire [5:0] seg_sel, output wire [7:0] seg_data ); wire clk_1s; wire clk_1k; wire [5:0] second; wire [5:0] minute; wire [4:0] hour; wire carry_min; wire carry_hour; wire key_set_pulse; wire key_hour_pulse; wire key_min_pulse; clk_div u_clk_div ( .clk_50m(clk_50m), .rst_n(rst_n), .clk_1s(clk_1s), .clk_1k(clk_1k) ); cnt_second u_second ( .clk(clk_50m), .rst_n(rst_n), .en(clk_1s), .second(second), .carry_min(carry_min) ); cnt_minute u_minute ( .clk(clk_50m), .rst_n(rst_n), .en(carry_min), .adj(key_min_pulse), .minute(minute), .carry_hour(carry_hour) ); cnt_hour u_hour ( .clk(clk_50m), .rst_n(rst_n), .en(carry_hour), .adj(key_hour_pulse), .hour(hour) ); seg_driver u_seg ( .clk_1k(clk_1k), .rst_n(rst_n), .hour(hour), .minute(minute), .second(second), .seg_sel(seg_sel), .seg_data(seg_data) ); key_debounce u_key_hour ( .clk_1k(clk_1k), .rst_n(rst_n), .key_in(key_hour), .key_pulse(key_hour_pulse) ); key_debounce u_key_min ( .clk_1k(clk_1k), .rst_n(rst_n), .key_in(key_min), .key_pulse(key_min_pulse) ); endmodule7.2 管脚约束文件中需要注意的坑如果你用Vivado管脚约束文件是XDC格式。一个比较典型的XDC片段如下set_property PACKAGE_PIN E3 [get_ports clk_50m] set_property IOSTANDARD LVCMOS33 [get_ports clk_50m] set_property PACKAGE_PIN C12 [get_ports rst_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_n] set_property PACKAGE_PIN A10 [get_ports key_hour] set_property IOSTANDARD LVCMOS33 [get_ports key_hour] set_property PACKAGE_PIN B10 [get_ports key_min] set_property IOSTANDARD LVCMOS33 [get_ports key_min] set_property PACKAGE_PIN D10 [get_ports key_set] set_property IOSTANDARD LVCMOS33 [get_ports key_set] set_property PACKAGE_PIN G6 [get_ports {seg_sel[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {seg_sel[0]}]需要注意的几个点位选和段选信号如果是总线形式必须逐位约束不能写成一个for循环直接生成确认你的数码管是共阳极还是共阴极直接决定段码编码表和位选有效电平检查板卡原理图看按键按下是高电平还是低电平这决定key_debounce模块里检测边沿的极性我见过不少同学在约束阶段卡了一整天最后发现是管脚号抄错了。务必对照板卡原理图逐一核对不要抄网上同名板子的现成约束就盲目复用。8. 仿真验证上板之前必须做的事很多人觉得写完了代码就该直接上板测编译烧录一条龙。实际上除了一些极其简单的模块我从来没有胆量不仿真就上板。FPGA调试最怕的就是黑盒——板子跑起来你不知道内部信号什么样只能靠逻辑分析仪一点点抓。而仿真可以观察每一个内部信号定位问题的效率高得多。8.1 测试平台的结构设计一个基础的testbench要完成以下工作生成50MHz仿真时钟模拟复位时序模拟按键按下包括抖动监测输出信号的变化timescale 1ns / 1ps module tb_digital_clock; reg clk_50m; reg rst_n; reg key_hour; reg key_min; reg key_set; wire [5:0] seg_sel; wire [7:0] seg_data; top_digital_clock uut ( .clk_50m(clk_50m), .rst_n(rst_n), .key_hour(key_hour), .key_min(key_min), .key_set(key_set), .seg_sel(seg_sel), .seg_data(seg_data) ); // 50MHz时钟周期20ns always #10 clk_50m ~clk_50m; initial begin clk_50m 0; rst_n 0; key_hour 1; key_min 1; key_set 1; #100 rst_n 1; // 模拟调分按键按下带抖动 #1000; key_min 0; #1; key_min 1; #1; key_min 0; #50; key_min 0; // 保持按下 #200000; key_min 1; // 松开 #200000; $display(Simulation finished at time %t, $time); $finish; end endmodule8.2 跑仿真时的重点观察对象仿真步骤很简单Vivado左侧Flow Navigator里选Add Sources添加testbench然后点Run Simulation。运行后主要检查几件事复位后1Hz信号是否正常翻转。由于仿真时间是虚拟的1秒的周期在仿真里意味着要等5000万个时钟周期这会比较久。一个省时间的方法是在testbench里直接改参数或缩短DIV_N先把分频系数调小确认逻辑链路正确后再恢复原值上板。秒计数器是否在59后回到0并且carry_min拉高一拍。在调时模式下按一次按键是否只跳一下。扫描显示是否从最高位到最低位有序循环切换。我第一次仿真数字钟的时候就发现了一个bug秒计数的进位信号持续了两个时钟周期导致分钟在秒从59变0的那一瞬额外多加了一次。因为我把carry_min的赋值放在了else分支里出现了先拉高、又因为second0而非59保持正常低电平的逻辑改成寄存器输出后问题才消失。这类时序细节不仿真根本看不见。8.3 如何模拟按键抖动来验证消抖逻辑直接在testbench里用一堆随机快脉冲模拟抖动// 模拟按键抖动 key_hour 1; #100000; key_hour 0; #1000; key_hour 1; #1000; key_hour 0; #500; key_hour 1; #500; key_hour 0; #200000; // 真正按下 key_hour 1;观察最终key_pulse是否只产生了一个周期的高电平。如果消抖模块写得有问题这里一眼就能看出来。9. 上板调试实录我踩过的三个坑仿真通过了不代表上板就能一次通过。下面这三个问题都是我在实际调试中踩过并且花了不少时间定位的逐个写出来希望能帮大家节省一天起跳的排查时间。9.1 数码管亮度不均匀某一位明显偏暗扫描方式下每一位LED的导通时间只占整个扫描周期的1/6所以整体亮度天然比静态显示暗。如果有一位特别暗通常是位选信号和段选数据的时序没有对齐。我排查的切入点是拿示波器同时抓位选信号和段选信号。结果发现十位的位选信号产生了很窄的毛刺对应的数码管在一个扫描周期内实际导通的时间比其他位短。问题出在我用的是组合逻辑generate的位选信号不同位之间的组合逻辑延迟不同造成切换瞬间出现短暂的重叠或空缺。改为寄存器输出的位选后所有位都统一延迟一个时钟沿再切换亮度一致了。另一个常见原因是段选驱动能力不够。FPGA IO的输出电流有限如果直接驱动大尺寸数码管比如0.56英寸以上会有压降导致亮度不均匀。这时需要通过三极管或者专用驱动芯片来提升驱动能力也就是所谓的扩流。如果是洞洞板自己搭的电路记得查一下IO的驱动电流参数。9.2 按键按下导致秒清零共地问题这个问题特别隐蔽一度让我怀疑是逻辑代码写错了。现象是按下调分按键调整分钟的时候秒数跳回零但正常走秒没有问题。用逻辑分析仪抓内部信号发现秒计数器在按键动作期间收到了异常的复位信号。跟踪源头后发现问题不在数字逻辑而在硬件电路我的按键和数码管共用了同一条地线按键按下瞬间大电流导致地电位瞬间抬升相当于给FPGA的复位引脚制造了一个毛刺。虽然FPGA内部有滤波电路但当复位脚直接连到按键上的时候这种地弹效应很容易触发复位。解决方案把按键的地线独立走线或者在按键和复位引脚之间加一个RC滤波。如果你的板子是成品开发板一般不会有这个问题如果是自己画的PCB就需要特别注意地线的布局和走线宽度。9.3 调时模式下数字跳动没有锁定计数进位这个问题前面已经提到了就是调时和进位同时发生时数字会跳跃。我在代码里虽然把adj的优先级放到了en之前但是有一个临界情况没有处理好如果按下的那一刻恰好en和adj同时有效分钟模块只加一但秒模块的carry_min已经产生这会导致秒已经走过一圈但分才加了一的逻辑不同步。在数字钟这种应用场景这一秒的误差完全无所谓。但如果追求严谨可以在进入调时模式后直接屏蔽秒级进位也就是在顶层用mode信号控制enable信号的传播。wire minute_en carry_min ~key_set_pulse ~mode_adjust;这样一来调时期间计时链路被冻结只允许手动调整逻辑更加清晰。10. 进阶扩展从基础版到完整版的路子如果你想在这个项目上继续深入下面几个方向我认为含金量很高。10.1 整点报时功能在分钟计数器从59跳到0且小时不为0的时刻拉高一个报时信号驱动蜂鸣器响N下N等于当前小时数。关键点报时信号的持续时间要精确控制而不是一直响到下一次整点。可以用一个可重载计数器每次触发时报时计数器载入N×某个时长计数到0时关闭蜂鸣器。这个功能实战价值在于它需要你在原有的计数器链上再加一套独立的单次触发计数逻辑属于非常典型的边沿触发定时关闭场景。10.2 秒表模式通过一个模式切换按键让核心计数器在正常走时和秒表计数两种状态下切换。秒表需要毫秒级计时精度这时候就要求你把分频模块再细分出1kHz的计时使能信号并且小时计数器的进位逻辑要相应重构。这一改动涉及整个顶层数据通路的切换对模块化设计能力是很好的锻炼。10.3 用状态机重构关键逻辑如果觉得目前的设计还不够硬核可以尝试把所有按键处理、模式切换、计数控制统一放进一个三段式状态机里。状态机当前状态包括正常走时、调时模式、秒表模式。不同模式下各计数模块的使能信号由状态机控制。这样做的好处是代码更加规范逻辑更加严谨面试的时候讲起来也更有深度。缺点是代码量会明显增加对于初学者来说先把简单版本做通再考虑重构。10.4 加一个时间显示格式切换部分应用场景比如12小时制与24小时制切换需要小时模块支持两种模数。可以给cnt_hour模块加一个mode参数当mode为1时用12小时制逻辑1-12循环mode为0时用24小时制逻辑0-23循环。这个改动不复杂但能体现参数化设计的价值。11. 仿真和综合中常见的编译错误整理最后把这几年帮人看代码时遇到得最多的报错整理一下每个都是真实案例对应的解决方案也都是验证过的。** Error: Multiple conflicting driving statements ** 这个报错说明有多个always块对同一个变量赋值。数字钟里最容易出现的地方是在分频模块里clk_1s被两个always块驱动一个负责分频计数一个负责别的逻辑。解决办法把同一个变量的所有赋值集中到一个always块中。** Error (10170): Verilog HDL syntax error ** 通常是因为模块声明结尾少了endmodule或者例化时端口名和连接信号写反了。比如写成.clk(clk_50m), .rst_n(rst_n)常规没问题但是如果写成.clk(rst_n)这种信号名对不上或者方向错误会出现一连串的语法或者位宽报错。最好逐行检查端口的对应关系。** ERROR: [Synth 8-3331] design reset is not controllable **出现在Vivado综合阶段。原因是某个寄存器的复位信号在综合后被优化掉了。数字钟工程里常见于按键消抖模块的某些中间变量只做组合逻辑使用触发器被优化后复位引脚悬空。处理方式对不需要复位的变量不加复位项或者用(* keep true *)属性强制保留。** WARNING: [Synth 8-3917] rtl contains latch **出现latch警告说明你的组合逻辑分支不完整也就是说可能有某种输入条件下某个信号没有被赋值。比如按键处理模块中case语句没有default或者if语句没有else。数字钟里最容易出现在段码译码的case里忘记写default分支。哪怕是default不关心的情况也建议明确赋值避免产生不必要的锁存器。** 仿真时波形看不到seg_data变化 **很可能是testbench里initial块忘了给seg_data初值或者扫描周期太长仿真时间窗口太短。把仿真时间设置得足够长比如几十毫秒并且把显示模块的扫描时钟在testbench里直接拉高频率比如把clk_1k的周期从1us改成1ns这样波形里面能看到更多细节。12. 最后再聊两句心里话Verilog数字钟这个项目说大不大说小不小。它不像某些炫酷的AI视觉Demo那样发个朋友圈能收获大量点赞但它在硬件描述语言学习路径上的地位是不可替代的。你要真静下心来把它做通、做透、做得没有隐患整个数字逻辑的核心地基就算打牢了。我在实际带新人的时候经常发现有些同学热热闹闹跟风跑了几个带摄像头的工程UART配错了不会查时钟域跨越了不知道怎么处理反而是一个简简单单的数字钟能问出很多值得深挖的问题。所以我一直觉得学FPGA不必贪多求快把经典项目反复咀嚼才是最快的路。如果你做完这个项目或者在调试过程中遇到什么奇怪的现象欢迎在评论区交流。不同板卡、不同硬件环境下遇到的问题往往比书本上的代码更能让人长见识。 Verilog数字钟FPGA入门实战：从分频到动态扫描的完整电路设计
1. 为什么我把Verilog数字钟当作FPGA入门的第一个完整项目我先说一个可能让很多培训班和教材不太高兴的观点如果已经掌握了基本的Verilog语法又想做点有成就感的东西别一上来就去跟风搞图像处理、神经网络加速、甚至RISC-V处理器——先把数字钟做透比什么都强。原因不复杂。数字钟这个项目几乎是天然的数字系统设计课程浓缩包。它里面有分频、计数、译码、显示扫描、按键去抖、状态切换完整的时-分-秒逻辑链路。只要把数字钟撸明白再去做UART收发、SPI驱动、状态机控制的复杂外设思路都会清晰很多。这也是为什么那么多高校的课程设计和FPGA培训最终都落到这个题目上——它不是简单而是简单中带着系统。我最早接触数字钟是在大二做课程设计当时用的还是原理图输入说实话没搞明白其中的逻辑层次。后来正儿八经用Verilog重写了一遍又把按键调时、整点报时、24小时制切换这些功能一个个加进去才真正理解了什么叫模块划分、什么叫时序配合。现在回头看这个项目最大的价值在于它强迫你去思考模块之间的数据流怎么走而不是只停留在写一行代码让LED亮一下的程度。更实际一点说Verilog数字钟是面试和笔试的常客。很多芯片公司的笔试题目直接就是让你手撕一个数字钟的计数器模块或者让你画出它的状态转移图。不是因为它工艺多高端而是因为它能一次性考察候选人对时钟分频、进位逻辑、时序约束、异步复位这些基本概念的理解是否扎实。这篇博客我会从系统框架、模块划分、代码实现、仿真验证到板上调试的完整流程来展开全部基于我实际调过的代码和踩过的坑。想直接抄作业的跟着走就完事想理解背后原理的每个关键选择我也会解释为什么这么干。先说明一下我这里默认的开发环境是Vivado目标板是Xilinx Artix-7系列的开发板如果你用的是Intel/Altera的Quartus或者国产的EG4、紫光同创原理完全一样只需要改一下管脚约束的语法。2. 系统拆解数字钟到底由哪几块拼起来把数字钟拆开看本质上就是一个多级计数器链加上选择输出的过程。2.1 核心功能数量化一个标准功能完整的数字钟至少要满足下面这组需求显示时、分、秒24小时制秒模块0-59计数每秒递增一次分模块0-59计数秒模块满60进位一次时模块0-23计数分模块满60进位一次数码管动态扫描显示6位时十位、时个位、分十位、分个位、秒十位、秒个位按键调时至少能调小时和分钟且调时过程中秒不受影响有的设计还要求分可调如果还想升级一点可以加整点报时、闹钟、星期显示、秒表但核心框架是不变的。2.2 顶层模块的信号规划顶层模块我一般这样定义module digital_clock ( input wire clk_50m, // 50MHz 板载晶振 input wire rst_n, // 低电平复位 input wire key_hour, // 小时加一 input wire key_min, // 分钟加一 input wire key_set, // 调时模式切换 output wire [5:0] seg_sel, // 位选低有效 output wire [7:0] seg_data // 段选低有效共阳极数码管 );为什么用50MHz做主时钟因为绝大部分开发板的板载晶振就是50MHz不需要额外处理。有些板子是27MHz或者100MHz对应改分频参数就行。2.3 模块划分的两种思路设计数字钟模块拆分有两个流派第一种是分层流水思路一个分频模块一个秒计数模块一个分计数模块一个时计数模块一个显示驱动模块。模块之间用进位信号串联。第二种是单计数器组合译码思路只做一个大计数器从0计数到86399再通过组合逻辑拆出时、分、秒。我强烈建议用第一种。原因在于思路清晰每个模块只干一件事出问题好排查后续扩展闹钟、报时等功能时信号接口直接对接对应模块符合实际工程中高内聚低耦合的模块设计原则面试手撕代码的时候也更占优势下面是我在实际工程里用的模块结构模块名功能职责输入输出clk_div将50MHz分频为1Hz时钟clk_50m, rst_nclk_1scnt_second秒计数0-59循环clk_1s, rst_nsecond[5:0], carry_mincnt_minute分计数0-59循环clk_1s, carry_min, rst_n, min_adjminute[5:0], carry_hourcnt_hour时计数0-23循环clk_1s, carry_hour, rst_n, hour_adjhour[5:0]seg_driver动态扫描显示clk_1k, hour, minute, secondseg_sel, seg_datakey_debounce按键消抖与边沿检测clk_1k, key_inkey_pulse每个模块单独写在一个.v文件里互相独立方便后续维护。3. 分频模块从50MHz到1Hz的关键一步分频是整个数字钟的第一环也最容易写出看起来对但实际有隐患的代码。3.1 计数器分频的原理板载晶振是50MHz也就是每秒振荡五千万次。数字钟需要的是1Hz信号也就是每秒翻转一次电平。所以需要一个计数器数到25000000五千万的一半就翻转一次输出。这就是计数器分频的基本原理。这里有一个初学者经常问的问题为什么不是数到50000000翻转而是25000000因为一个完整的时钟周期包含一个高电平和一个低电平每数25000000个时钟周期输出翻转一次两次翻转就是一个完整的1Hz周期。module clk_div #( parameter DIV_N 25_000_000 // 50MHz / 2 / 1Hz 25_000_000 )( input wire clk_50m, input wire rst_n, output reg clk_1s ); reg [24:0] cnt; always (posedge clk_50m or negedge rst_n) begin if (!rst_n) begin cnt 25d0; clk_1s 1b0; end else if (cnt DIV_N - 1b1) begin cnt 25d0; clk_1s ~clk_1s; end else begin cnt cnt 1b1; end end endmodule这个写法有两个知识点值得注意参数化设计DIV_N写成parameter这样后续如果换了一个24MHz晶振的板子只需要在顶层例化时改参数不需要动模块内部代码。这种习惯在工程里非常重要。异步复位使用了negedge rst_n异步复位保证上电瞬间模块处于已知状态。如果不加复位仿真的时候输出是X态板子的行为也会不可预测。我实际调试中还发现一个问题就是1Hz时钟的占空比。用这种方式分频出来的1Hz时钟占空比不是严格的50%。因为计数到24999999然后清零对于奇数的DIV_N高低电平时间差一个周期。不过对于数字钟来说这点误差完全无所谓不需要追求精确50%占空比。3.2 分频时钟在FPGA中不能随便用这是很多初学者踩的第一个坑把clk_1s直接接到cnt_second模块的时钟端口然后综合仿真一切正常上板发现秒计数一秒快一秒慢甚至完全不动。原因在于FPGA内部的时钟网络BUFG是专门为全局时钟设计的。如果直接把一个普通逻辑信号当时钟使用这个信号走的是普通布线资源到达各触发器的时刻无法保证一致会产生毛刺和时钟偏斜导致时序违例。更好的做法有两种第一种让所有模块共用一个高频时钟分频结果作为使能信号而不是时钟信号。这是工程中更推荐的写法。秒计数模块的always块依然使用posedge clk_50m只是在使能条件里加一个clk_1s为高电平的判断。always (posedge clk_50m or negedge rst_n) begin if (!rst_n) second 6d0; else if (clk_1s !second_en) // clk_1s作为使能 second (second 6d59) ? 6d0 : second 1b1; end第二种使用Vivado的clocking wizard生成一个真正意义上的1Hz低频全局时钟。但1Hz频率太低了在实现的时候会增加不必要的时钟网络资源我一般不建议这么做。我个人的习惯是第一层分频到1kHz用作扫描显示时钟和按键消抖时钟再从1kHz分频到1Hz作为秒时钟使能。扫描频率1kHz是一个折中值既能保证人眼看到稳定的显示又不会因为刷新太慢导致闪烁。4. 核心计数器模块进位和调时的逻辑细节计数器模块是整个数字钟的逻辑主体。很多人写计数器只会写数到N就清零但数字钟的计数器需要处理进位、调时、保持三种情况逻辑要严谨得多。4.1 秒计数模块最标准的模60计数器module cnt_second ( input wire clk, input wire rst_n, input wire en, // 秒时钟使能 output reg [5:0] second, output reg carry_min ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin second 6d0; carry_min 1b0; end else if (en) begin if (second 6d59) begin second 6d0; carry_min 1b1; end else begin second second 1b1; carry_min 1b0; end end else begin carry_min 1b0; // 只有当en有效且count为59时才产生进位否则清零 end end endmodule这里有一个容易犯的错误把carry_min的赋值和second的赋值混在一起导致进位信号持续一个完整时钟周期而不是一个时钟周期。如果进位信号持续太久后面的分钟模块可能在一个秒周期内被多次触发。用sec 59时下一拍carry_min拉高这种寄存器输出的方式进位信号精确持续一个时钟周期。你不能写组合逻辑assign carry_min (second 59 en)那样会产生毛刺并且逻辑上不稳健。4.2 分钟和小时模块调时功能怎么插入分钟模块比秒模块多了一个调时输入。调时的本质是无论en是否有效只要收到一次按键脉冲分钟值就加一。module cnt_minute ( input wire clk, input wire rst_n, input wire en, // 来自秒模块的进位 input wire adj, // 调分按键脉冲 output reg [5:0] minute, output reg carry_hour ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin minute 6d0; carry_hour 1b0; end else if (adj) begin minute (minute 6d59) ? 6d0 : minute 1b1; carry_hour 1b0; end else if (en) begin if (minute 6d59) begin minute 6d0; carry_hour 1b1; end else begin minute minute 1b1; carry_hour 1b0; end end else begin carry_hour 1b0; end end endmodule小时模块类似只是模数从60变成24module cnt_hour ( input wire clk, input wire rst_n, input wire en, input wire adj, output reg [4:0] hour ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin hour 5d0; end else if (adj) begin hour (hour 5d23) ? 5d0 : hour 1b1; end else if (en) begin if (hour 5d23) hour 5d0; else hour hour 1b1; end end endmodule4.3 调时逻辑里的优先级问题注意在分钟模块中我把adj的优先级放在了en之前。这意味着在调整分钟的时候如果秒模块恰好产生进位分钟只会加一而不是加二。这样设计是符合直觉的——用户按一下按键分钟变化一次不应该因为进位信号碰巧到来而产生多跳。但小时模块和分钟模块之间也面临同样的优先级问题如果正在调小时恰好分钟产生进位小时是加一还是加二这里也做了同样处理adj优先级高于en。这些细节如果不提前想清楚调时的时候就会出现按一下跳两下的鬼畜问题我自己的板子上就遇到过后来花了半天排查。一个更严谨的做法是调时状态下将秒钟的进位信号屏蔽。比如引入一个mode信号当mode为调时模式时将en信号强制置低。这样逻辑上的耦合更少各模块更独立。5. 显示驱动动态扫描的时序和编码数字钟的显示部分对新手来说是另一道坎。6个共阳极数码管怎么做到同时显示不同的数字答案是动态扫描——在极短的时间内循环点亮每一个数码管利用人眼的视觉暂留效应让所有位看起来是同时亮的。5.1 动态扫描的基本原理扫描的核心是位选循环段选跟随。假如有6个数码管每一时刻只打开其中一位的位选信号同时在该位上输出对应的段码然后切换到下一位。一个人眼的视觉暂留时间大约在20-30ms只要把6位全部扫描一遍的时间控制在这个范围内就不会看到闪烁。我上面提过扫描时钟用1kHz也就是每一位的保持时间约为1ms完整扫6位大约6ms远低于视觉暂留阈值实测下来没有任何闪烁问题。扫描模块的参考代码如下module seg_driver ( input wire clk_1k, input wire rst_n, input wire [4:0] hour, input wire [5:0] minute, input wire [5:0] second, output reg [5:0] seg_sel, // 位选低有效 output reg [7:0] seg_data // 段选低有效 ); reg [2:0] scan_cnt; wire [3:0] bcd_data; always (posedge clk_1k or negedge rst_n) begin if (!rst_n) scan_cnt 3d0; else scan_cnt scan_cnt 1b1; end always (*) begin case (scan_cnt) 3d0: begin seg_sel 6b111110; bcd_data hour / 10; end 3d1: begin seg_sel 6b111101; bcd_data hour % 10; end 3d2: begin seg_sel 6b111011; bcd_data minute / 10; end 3d3: begin seg_sel 6b110111; bcd_data minute % 10; end 3d4: begin seg_sel 6b101111; bcd_data second / 10; end 3d5: begin seg_sel 6b011111; bcd_data second % 10; end default: begin seg_sel 6b111111; bcd_data 4d0; end endcase end always (posedge clk_1k or negedge rst_n) begin if (!rst_n) seg_data 8hFF; else seg_data seg_encoding(bcd_data); end function [7:0] seg_encoding; input [3:0] num; begin case (num) 4d0: seg_encoding 8b11000000; // 0 4d1: seg_encoding 8b11111001; // 1 4d2: seg_encoding 8b10100100; // 2 4d3: seg_encoding 8b10110000; // 3 4d4: seg_encoding 8b10011001; // 4 4d5: seg_encoding 8b10010010; // 5 4d6: seg_encoding 8b10000010; // 6 4d7: seg_encoding 8b11111000; // 7 4d8: seg_encoding 8b10000000; // 8 4d9: seg_encoding 8b10010000; // 9 default: seg_encoding 8b11111111; endcase end endfunction endmodule5.2 一个隐藏很深的显示bug这个代码里有一个很容易忽略的坑bcd_data是组合逻辑变量在同一个always块里给seg_sel赋值。如果你在综合后仿真或者上板测试时发现数字跳动不规律或者拖影大概率不是扫描时序的问题而是段选信号的建立时间不够。原因在于位选切换和段选数据输出是同时发生的当位选打开新的数码管时段选还是上一个数字的编码要等组合逻辑稳定后才会切到新值。这个短暂的时间里新点亮的数码管会显示一个残影旧数码管的余晖叠加在一起就形成了拖影。解决方法是把段选输出和位选切换错开一拍。一种简单粗暴的做法是位选切换使用组合逻辑段选在下一个时钟沿再锁存。也就是把上面代码中的段选部分改成独立的always块并且把bcd_data也寄存器化。reg [3:0] bcd_data_reg; always (posedge clk_1k or negedge rst_n) begin if (!rst_n) bcd_data_reg 4d0; else bcd_data_reg bcd_data; end always (posedge clk_1k or negedge rst_n) begin if (!rst_n) seg_data 8hFF; else seg_data seg_encoding(bcd_data_reg); end虽然这会带来一拍的显示延迟但对人眼来说根本察觉不到却可以干净地消除拖影问题。这个细节是我在示波器上看到段选信号毛刺后才想明白的属于典型的书本不讲、工程靠踩的经验。5.3 毫秒级扫描时钟从哪来如果直接用50MHz去驱动扫描每位数码管停留的时间是20ns人眼根本反应不过来只会看到6位LED全部微弱发亮无法识别数字。所以要先把50MHz降到一个相对低频。通常的做法是在clk_div模块中同时分频出1kHz和1Hz两个信号// 在clk_div模块中增加如下代码 reg [15:0] cnt_1k; reg clk_1k; always (posedge clk_50m or negedge rst_n) begin if (!rst_n) begin cnt_1k 16d0; clk_1k 1b0; end else if (cnt_1k 16d24999) begin cnt_1k 16d0; clk_1k ~clk_1k; end else begin cnt_1k cnt_1k 1b1; end end在顶层例化时把clk_1k同时传给seg_driver和key_debounce模块。6. 按键处理调时功能稳定性的关键很多人觉得按键很简单不就是检测一下高低电平吗。数字钟这种低频应用按键抖动的危害往往在调时的时候暴露出来按一下小时加一结果小时值跳了三四下。这全是因为没有做消抖和脉冲沿检测。6.1 硬件抖动为什么那么麻烦机械按键在按下和松开的瞬间由于金属弹片的物理接触会产生持续时间大约5-20ms的不稳定电平跳变。如果直接把这个信号接到计数器模块的adj端口在抖动期间adj信号会反复拉高计数器就会连续加多次。消除抖动的方法有很多硬件上用RC滤波电路软件/逻辑上用连续采样多次都相同才认为是有效电平。实用中逻辑消抖是首选不改板子、不用额外元器件。6.2 消抖和脉冲延时的代码实现我常用的是两级同步计数器消抖边沿检测的组合方案module key_debounce ( input wire clk_1k, input wire rst_n, input wire key_in, output reg key_pulse ); reg [1:0] sync_reg; // 两级同步器 reg [3:0] cnt; // 消抖计数器 reg key_stable; reg key_stable_d; // 两级同步消除亚稳态 always (posedge clk_1k or negedge rst_n) begin if (!rst_n) sync_reg 2b00; else begin sync_reg[0] key_in; sync_reg[1] sync_reg[0]; end end // 消抖连续16拍相同才算稳定 always (posedge clk_1k or negedge rst_n) begin if (!rst_n) begin cnt 4d0; key_stable 1b1; end else if (sync_reg[1] ! key_stable) begin cnt cnt 1b1; if (cnt 4d15) begin key_stable sync_reg[1]; cnt 4d0; end end else begin cnt 4d0; end end // 边沿检测只产生一个时钟周期的脉冲 always (posedge clk_1k or negedge rst_n) begin if (!rst_n) begin key_stable_d 1b1; key_pulse 1b0; end else begin key_stable_d key_stable; key_pulse key_stable_d ~key_stable; // 检测下降沿按下 end end endmodule注意这里key_pulse产生的是下降沿脉冲对应按下这个动作。如果你的按键是按下为低电平这样写没问题如果是高电平有效改成key_stable ~key_stable_d即可。6.3 按键去抖的另外一个思路还有一种更工程化的做法是用状态机做消抖把按键状态分为空闲、按下确认、按住保持、释放确认四个状态。这样不仅消抖效果好还能实现长按连续调时的进阶功能。不过对于基础版数字钟定时计数器消抖已经足够不用把问题复杂化。我实测了两种方案的效果计数消抖的方案按键手感干脆准确每按一下调一次非常稳定调试中没有再出过连跳问题。7. 顶层例化和管脚约束把所有模块缝起来有了底层模块顶层模块的作用就是搭积木——把分频、计时、显示、按键全部例化在一起然后把它们之间的连线和外部管脚一一对应。7.1 顶层模块的例化方法module top_digital_clock ( input wire clk_50m, input wire rst_n, input wire key_hour, input wire key_min, input wire key_set, output wire [5:0] seg_sel, output wire [7:0] seg_data ); wire clk_1s; wire clk_1k; wire [5:0] second; wire [5:0] minute; wire [4:0] hour; wire carry_min; wire carry_hour; wire key_set_pulse; wire key_hour_pulse; wire key_min_pulse; clk_div u_clk_div ( .clk_50m(clk_50m), .rst_n(rst_n), .clk_1s(clk_1s), .clk_1k(clk_1k) ); cnt_second u_second ( .clk(clk_50m), .rst_n(rst_n), .en(clk_1s), .second(second), .carry_min(carry_min) ); cnt_minute u_minute ( .clk(clk_50m), .rst_n(rst_n), .en(carry_min), .adj(key_min_pulse), .minute(minute), .carry_hour(carry_hour) ); cnt_hour u_hour ( .clk(clk_50m), .rst_n(rst_n), .en(carry_hour), .adj(key_hour_pulse), .hour(hour) ); seg_driver u_seg ( .clk_1k(clk_1k), .rst_n(rst_n), .hour(hour), .minute(minute), .second(second), .seg_sel(seg_sel), .seg_data(seg_data) ); key_debounce u_key_hour ( .clk_1k(clk_1k), .rst_n(rst_n), .key_in(key_hour), .key_pulse(key_hour_pulse) ); key_debounce u_key_min ( .clk_1k(clk_1k), .rst_n(rst_n), .key_in(key_min), .key_pulse(key_min_pulse) ); endmodule7.2 管脚约束文件中需要注意的坑如果你用Vivado管脚约束文件是XDC格式。一个比较典型的XDC片段如下set_property PACKAGE_PIN E3 [get_ports clk_50m] set_property IOSTANDARD LVCMOS33 [get_ports clk_50m] set_property PACKAGE_PIN C12 [get_ports rst_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_n] set_property PACKAGE_PIN A10 [get_ports key_hour] set_property IOSTANDARD LVCMOS33 [get_ports key_hour] set_property PACKAGE_PIN B10 [get_ports key_min] set_property IOSTANDARD LVCMOS33 [get_ports key_min] set_property PACKAGE_PIN D10 [get_ports key_set] set_property IOSTANDARD LVCMOS33 [get_ports key_set] set_property PACKAGE_PIN G6 [get_ports {seg_sel[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {seg_sel[0]}]需要注意的几个点位选和段选信号如果是总线形式必须逐位约束不能写成一个for循环直接生成确认你的数码管是共阳极还是共阴极直接决定段码编码表和位选有效电平检查板卡原理图看按键按下是高电平还是低电平这决定key_debounce模块里检测边沿的极性我见过不少同学在约束阶段卡了一整天最后发现是管脚号抄错了。务必对照板卡原理图逐一核对不要抄网上同名板子的现成约束就盲目复用。8. 仿真验证上板之前必须做的事很多人觉得写完了代码就该直接上板测编译烧录一条龙。实际上除了一些极其简单的模块我从来没有胆量不仿真就上板。FPGA调试最怕的就是黑盒——板子跑起来你不知道内部信号什么样只能靠逻辑分析仪一点点抓。而仿真可以观察每一个内部信号定位问题的效率高得多。8.1 测试平台的结构设计一个基础的testbench要完成以下工作生成50MHz仿真时钟模拟复位时序模拟按键按下包括抖动监测输出信号的变化timescale 1ns / 1ps module tb_digital_clock; reg clk_50m; reg rst_n; reg key_hour; reg key_min; reg key_set; wire [5:0] seg_sel; wire [7:0] seg_data; top_digital_clock uut ( .clk_50m(clk_50m), .rst_n(rst_n), .key_hour(key_hour), .key_min(key_min), .key_set(key_set), .seg_sel(seg_sel), .seg_data(seg_data) ); // 50MHz时钟周期20ns always #10 clk_50m ~clk_50m; initial begin clk_50m 0; rst_n 0; key_hour 1; key_min 1; key_set 1; #100 rst_n 1; // 模拟调分按键按下带抖动 #1000; key_min 0; #1; key_min 1; #1; key_min 0; #50; key_min 0; // 保持按下 #200000; key_min 1; // 松开 #200000; $display(Simulation finished at time %t, $time); $finish; end endmodule8.2 跑仿真时的重点观察对象仿真步骤很简单Vivado左侧Flow Navigator里选Add Sources添加testbench然后点Run Simulation。运行后主要检查几件事复位后1Hz信号是否正常翻转。由于仿真时间是虚拟的1秒的周期在仿真里意味着要等5000万个时钟周期这会比较久。一个省时间的方法是在testbench里直接改参数或缩短DIV_N先把分频系数调小确认逻辑链路正确后再恢复原值上板。秒计数器是否在59后回到0并且carry_min拉高一拍。在调时模式下按一次按键是否只跳一下。扫描显示是否从最高位到最低位有序循环切换。我第一次仿真数字钟的时候就发现了一个bug秒计数的进位信号持续了两个时钟周期导致分钟在秒从59变0的那一瞬额外多加了一次。因为我把carry_min的赋值放在了else分支里出现了先拉高、又因为second0而非59保持正常低电平的逻辑改成寄存器输出后问题才消失。这类时序细节不仿真根本看不见。8.3 如何模拟按键抖动来验证消抖逻辑直接在testbench里用一堆随机快脉冲模拟抖动// 模拟按键抖动 key_hour 1; #100000; key_hour 0; #1000; key_hour 1; #1000; key_hour 0; #500; key_hour 1; #500; key_hour 0; #200000; // 真正按下 key_hour 1;观察最终key_pulse是否只产生了一个周期的高电平。如果消抖模块写得有问题这里一眼就能看出来。9. 上板调试实录我踩过的三个坑仿真通过了不代表上板就能一次通过。下面这三个问题都是我在实际调试中踩过并且花了不少时间定位的逐个写出来希望能帮大家节省一天起跳的排查时间。9.1 数码管亮度不均匀某一位明显偏暗扫描方式下每一位LED的导通时间只占整个扫描周期的1/6所以整体亮度天然比静态显示暗。如果有一位特别暗通常是位选信号和段选数据的时序没有对齐。我排查的切入点是拿示波器同时抓位选信号和段选信号。结果发现十位的位选信号产生了很窄的毛刺对应的数码管在一个扫描周期内实际导通的时间比其他位短。问题出在我用的是组合逻辑generate的位选信号不同位之间的组合逻辑延迟不同造成切换瞬间出现短暂的重叠或空缺。改为寄存器输出的位选后所有位都统一延迟一个时钟沿再切换亮度一致了。另一个常见原因是段选驱动能力不够。FPGA IO的输出电流有限如果直接驱动大尺寸数码管比如0.56英寸以上会有压降导致亮度不均匀。这时需要通过三极管或者专用驱动芯片来提升驱动能力也就是所谓的扩流。如果是洞洞板自己搭的电路记得查一下IO的驱动电流参数。9.2 按键按下导致秒清零共地问题这个问题特别隐蔽一度让我怀疑是逻辑代码写错了。现象是按下调分按键调整分钟的时候秒数跳回零但正常走秒没有问题。用逻辑分析仪抓内部信号发现秒计数器在按键动作期间收到了异常的复位信号。跟踪源头后发现问题不在数字逻辑而在硬件电路我的按键和数码管共用了同一条地线按键按下瞬间大电流导致地电位瞬间抬升相当于给FPGA的复位引脚制造了一个毛刺。虽然FPGA内部有滤波电路但当复位脚直接连到按键上的时候这种地弹效应很容易触发复位。解决方案把按键的地线独立走线或者在按键和复位引脚之间加一个RC滤波。如果你的板子是成品开发板一般不会有这个问题如果是自己画的PCB就需要特别注意地线的布局和走线宽度。9.3 调时模式下数字跳动没有锁定计数进位这个问题前面已经提到了就是调时和进位同时发生时数字会跳跃。我在代码里虽然把adj的优先级放到了en之前但是有一个临界情况没有处理好如果按下的那一刻恰好en和adj同时有效分钟模块只加一但秒模块的carry_min已经产生这会导致秒已经走过一圈但分才加了一的逻辑不同步。在数字钟这种应用场景这一秒的误差完全无所谓。但如果追求严谨可以在进入调时模式后直接屏蔽秒级进位也就是在顶层用mode信号控制enable信号的传播。wire minute_en carry_min ~key_set_pulse ~mode_adjust;这样一来调时期间计时链路被冻结只允许手动调整逻辑更加清晰。10. 进阶扩展从基础版到完整版的路子如果你想在这个项目上继续深入下面几个方向我认为含金量很高。10.1 整点报时功能在分钟计数器从59跳到0且小时不为0的时刻拉高一个报时信号驱动蜂鸣器响N下N等于当前小时数。关键点报时信号的持续时间要精确控制而不是一直响到下一次整点。可以用一个可重载计数器每次触发时报时计数器载入N×某个时长计数到0时关闭蜂鸣器。这个功能实战价值在于它需要你在原有的计数器链上再加一套独立的单次触发计数逻辑属于非常典型的边沿触发定时关闭场景。10.2 秒表模式通过一个模式切换按键让核心计数器在正常走时和秒表计数两种状态下切换。秒表需要毫秒级计时精度这时候就要求你把分频模块再细分出1kHz的计时使能信号并且小时计数器的进位逻辑要相应重构。这一改动涉及整个顶层数据通路的切换对模块化设计能力是很好的锻炼。10.3 用状态机重构关键逻辑如果觉得目前的设计还不够硬核可以尝试把所有按键处理、模式切换、计数控制统一放进一个三段式状态机里。状态机当前状态包括正常走时、调时模式、秒表模式。不同模式下各计数模块的使能信号由状态机控制。这样做的好处是代码更加规范逻辑更加严谨面试的时候讲起来也更有深度。缺点是代码量会明显增加对于初学者来说先把简单版本做通再考虑重构。10.4 加一个时间显示格式切换部分应用场景比如12小时制与24小时制切换需要小时模块支持两种模数。可以给cnt_hour模块加一个mode参数当mode为1时用12小时制逻辑1-12循环mode为0时用24小时制逻辑0-23循环。这个改动不复杂但能体现参数化设计的价值。11. 仿真和综合中常见的编译错误整理最后把这几年帮人看代码时遇到得最多的报错整理一下每个都是真实案例对应的解决方案也都是验证过的。** Error: Multiple conflicting driving statements ** 这个报错说明有多个always块对同一个变量赋值。数字钟里最容易出现的地方是在分频模块里clk_1s被两个always块驱动一个负责分频计数一个负责别的逻辑。解决办法把同一个变量的所有赋值集中到一个always块中。** Error (10170): Verilog HDL syntax error ** 通常是因为模块声明结尾少了endmodule或者例化时端口名和连接信号写反了。比如写成.clk(clk_50m), .rst_n(rst_n)常规没问题但是如果写成.clk(rst_n)这种信号名对不上或者方向错误会出现一连串的语法或者位宽报错。最好逐行检查端口的对应关系。** ERROR: [Synth 8-3331] design reset is not controllable **出现在Vivado综合阶段。原因是某个寄存器的复位信号在综合后被优化掉了。数字钟工程里常见于按键消抖模块的某些中间变量只做组合逻辑使用触发器被优化后复位引脚悬空。处理方式对不需要复位的变量不加复位项或者用(* keep true *)属性强制保留。** WARNING: [Synth 8-3917] rtl contains latch **出现latch警告说明你的组合逻辑分支不完整也就是说可能有某种输入条件下某个信号没有被赋值。比如按键处理模块中case语句没有default或者if语句没有else。数字钟里最容易出现在段码译码的case里忘记写default分支。哪怕是default不关心的情况也建议明确赋值避免产生不必要的锁存器。** 仿真时波形看不到seg_data变化 **很可能是testbench里initial块忘了给seg_data初值或者扫描周期太长仿真时间窗口太短。把仿真时间设置得足够长比如几十毫秒并且把显示模块的扫描时钟在testbench里直接拉高频率比如把clk_1k的周期从1us改成1ns这样波形里面能看到更多细节。12. 最后再聊两句心里话Verilog数字钟这个项目说大不大说小不小。它不像某些炫酷的AI视觉Demo那样发个朋友圈能收获大量点赞但它在硬件描述语言学习路径上的地位是不可替代的。你要真静下心来把它做通、做透、做得没有隐患整个数字逻辑的核心地基就算打牢了。我在实际带新人的时候经常发现有些同学热热闹闹跟风跑了几个带摄像头的工程UART配错了不会查时钟域跨越了不知道怎么处理反而是一个简简单单的数字钟能问出很多值得深挖的问题。所以我一直觉得学FPGA不必贪多求快把经典项目反复咀嚼才是最快的路。如果你做完这个项目或者在调试过程中遇到什么奇怪的现象欢迎在评论区交流。不同板卡、不同硬件环境下遇到的问题往往比书本上的代码更能让人长见识。