做高速PCB设计绕不开差分线和等长布线这两件事。我最早被差分信号折腾是在做一块带LVDS屏和USB接口的控制板板子跑起来要么花屏、要么枚举失败查了半天最后发现是差分对的一正一负两根线长度差了好几毫米参考平面还被地孔切碎了。从那时候起我就把差分等长当成每次布线前必须做好的功课而不是等画完再回去补救。这篇文章就把我从原理图到PCB完整走一遍AD20差分线等长布线的流程包括差分对怎么定义、约束怎么设、手动布线和等长调节怎么操作、常见报错怎么排查。适合刚接触AD20、准备画高速接口或者对信号完整性有要求的PCB的工程师也适合从AD老版本过渡到AD20的朋友参考。1. 差分信号与等长布线到底在解决什么问题1.1 能把两条线走得一样长为什么这么重要差分信号的本质是用两条传输线同时传输一对幅度相等、相位相反的电平接收端取两端的差值还原信号。因为外界干扰会同时耦合到这两条线上在差值运算中相互抵消所以差分信号天生比单端信号抗干扰、抗共模噪声而且对地弹和电源噪声也不那么敏感。这也是USB、LVDS、HDMI、以太网、PCIe这些高速接口普遍采用差分方式的原因。那为什么一定要等长我见过不少新手把“差分”和“等长”当成两件事以为只要走线尽量并排就行。其实等长是差分信号能正常工作的前提。一对差分线如果长度不相等正负两个信号到达接收端的时间就会出现偏差接收端做差值时原本干净的翻转沿会变成台阶甚至毛刺直接表现为时序裕量下降、信号抖动变大。在高速串行接口上严重时会导致链路训练失败、丢包、花屏、USB设备不识别这些看着莫名其妙的问题。打个比方两个人抬一块玻璃步伐必须一致。一个快一个慢玻璃不是歪掉就是裂开。差分对就是那块玻璃等长的意义就是让正负信号能以相同的速度、相同的时间到达目的地。PCB上传输线里的信号传播速度基本恒定所以长度差就等于时间差。对于一个数据速率为几个Gbps的接口来说几十mil的长度差就可能造成几十ps的时序偏差直接影响眼图质量。1.2 哪些场景必须做差分等长不是所有信号都需要差分布线。普通I2C、UART、GPIO单端走线完全够用。但只要是高速、长距离、对噪声敏感的场合差分等长基本就是硬性要求。我实际接触比较多的几类接口USB 2.0 / USB 3.0USB 2.0差分阻抗要求90Ω对内等长一般控制在5~10mil以内USB 3.0的SuperSpeed差分对要求100Ω对内等长和组间等长更严格。LVDS接口屏幕显示、摄像头、工业总线都会用100Ω差分阻抗对内等长通常控制在5mil左右多个数据通道之间还要做组间等长。以太网10/100M/1G以太网的MDI差分对100Ω差分阻抗等长要求同样不低尤其是1G这种高带宽场景。HDMI / DP视频接口100Ω差分阻抗除了对内等长还要求多个通道间的长度差控制在几十mil以内。PCIe、SATA、MIPI都是高速串行差分对阻抗、等长、回流平面的要求都很高。这里要强调一点差分等长不是精度越高越好而是满足时序要求就行。很多芯片资料里会直接给出对内skew、对间skew的容忍范围我一般会留一点余量比芯片要求严格个20%~30%然后再结合板厂工艺能力定一个合理目标。目标定太严绕线绕得满板都是还容易引入串扰反而得不偿失。1.3 差分阻抗和等长先搞清谁是因谁是果有朋友经常把“差分阻抗100Ω”和“线宽线距5/5mil”混为一谈。其实差分阻抗不是由一个参数决定的而是由线宽、线距、介质厚度、介电常数、铜厚等多个因素共同决定。等长则是为了对齐时序两者是独立的约束。在AD20里差分规则负责约束线宽线距等长规则负责约束长度差最终都要落到DRC检查里两个规则都过了这块板的差分设计才算过关。我见过一些设计只设置了差分规则、没有设置等长规则板子画完也能生成光绘但到了调试阶段时序不行这时候才回来看PCB发现对内长度差达到了100多mil想补救就得重新改板。所以在工程文件里差分规则和等长规则必须同时存在这一步看起来不起眼其实是整个差分布线流程的地基。2. 原理图阶段的差分对定义与约束2.1 命名规则与网络标号从源头铺好路AD20识别差分对的机制其实非常简单就是靠网络名。默认规则是“XXX_P”和“XXX_N”两个网络自动成对比如USB_P和USB_N、LVDS_TX0_P和LVDS_TX0_N。如果网络名不带_P/_N后缀也可以在原理图中手动放置差分对标记Differential Pair Directive让AD识别这两个网络是一对差分。我的习惯是还在画原理图阶段就把命名统一不要等导入PCB之后才发现名字不匹配。比如某颗主控的LVDS输出引脚叫LVDS0P和LVDS0N而屏端叫TX0_P、TX0_N那我一般会在原理图内部用网络标签统一成LVDS_TX0_P和LVDS_TX0_N再接到连接器。这样在PCB阶段不需要做任何额外操作AD打开差分对布线工具时就能直接识别出这些网络对。实际操作中在原理图里选中一根导线或网络标号然后从菜单Place → Directives → Differential Pair放置差分对标记两个网络都挂上同名的差分对标识就可以。也可以在项目面板里打开Differential Pair编辑器统一管理和查看。我建议在原理图编译通过之后再检查一遍Differential Pair列表确认成对数量正确、没有漏掉一对。2.2 差分对约束的参数含义AD20中差分规则的设置路径是在PCB界面里进入Design → Rules找到Differential Pairs Routing。点开之后会看到两类参数Width差分线的线宽包括Min Width、Preferred Width、Max Width。线宽直接影响单端阻抗进而影响差分阻抗。Gap差分对内两根线之间的边缘距离包括Min Gap、Preferred Gap、Max Gap。间距影响差分阻抗和耦合程度间距越小耦合越强但太小又受制造工艺限制。耦合方式AD里还会让你选择差分布线的策略例如“Faster”倾向于更紧密耦合“Slower”倾向于更宽松用于满足不同时序/串扰要求。我在实际项目里一般会把Preferred Width和Preferred Gap都按阻抗计算器算出来的值填进去Min和Max稍微放宽一些给DRC留一点弹性空间。如果规则卡得死死的比如线宽只允许5mil差分对走线在焊盘区域需要收缩到4mil时直接报错反而影响布线效率。要记住规则是设计约束不是摆设但也不能定得不切实际。2.3 常见高速接口的差分约束参考这里给一个我自己常用的经验参考值注意只是“经验参考”具体一定要结合叠层计算接口差分阻抗典型线宽/线距4层板参考对内等长备注USB 2.090Ω5mil / 7mil5~10mil注意USB 2.0对DP/DM的等长较敏感LVDS100Ω4.5mil / 5mil5mil多通道还要做组间等长千兆以太网100Ω5mil / 6mil5~10mil四个差分对之间最好也做匹配HDMI100Ω4.5mil / 5mil5~10mil数据通道和时钟通道之间做组间等长USB 3.0 SS100Ω5mil / 8mil5~10mil对内等长、对间等长都要做为什么各家的数值不完全一样因为差分阻抗是“叠层线宽线距铜厚”综合算出来的。同样一个4层板PP片厚度不同、板材不同算出来的线宽线距就有差异。所以别直接抄别人板子上的参数最稳妥的方法是打开AD20自带的层叠管理器把实际叠层参数填进去让软件帮你算一遍。3. 从原理图到PCB的导入与准备3.1 导入前检查先别急着生成PCB很多人从原理图到PCB的流程是画完原理图直接Design → Update PCB Document然后就把器件扔进板框开摆。其实在导入之前应该先把原理图工程编译一遍看Messages面板有没有Error和Warning。差分对相关的错误如果出现在原理图阶段处理成本最低一旦进了PCB再拆装网络反而容易乱。我一般会重点看这三类信息编译报错Unknown Pin、Missing Pin通常是原理图符号引脚和封装焊盘不匹配。未连接的Net可能有悬空网络。Differential Pair列表异常成对网络缺失或命名错误。在原理图工程上右键选择Compile PCB Project编译后打开Messages面板逐条过一遍。如果全是绿灯再执行Update PCB Document。3.2 AD20报Unknown Pin到底怎么修热词里看到很多人搜“AD20 unknown pin”这个问题在导入PCB时非常典型。报错信息一般长这样Add Pin to Component xxx: Unknown Pin。意思很简单原理图符号里有一个引脚在PCB封装里找不到对应的焊盘。最常见的场景是原理图符号的引脚名和封装焊盘名不一致。比如原理图里给芯片第3脚命名为VCC但封装里第3脚叫VDDAD在同步时找不到完全匹配的焊盘就直接报Unknown Pin。还有一种情况是封装被改过焊盘数量少了一个或者原理图符号改了引脚编号却没有同步更新封装。排查思路其实很快先双击报错的元件打开PCB封装编辑器把焊盘名和原理图符号引脚名逐个对照把不一致的改掉然后重新更新PCB。如果发现是用的封装库版本太老直接去库里替换成新封装再同步一次。这个方法我用了很多次基本能解决九成Unknown Pin问题。剩下的一成多半是库里面压根没有这个封装需要自己画那就别偷懒老老实实重新做。3.3 板框、层叠与阻抗规划布线前的第一步导入器件之后先别急着摆件和走线。对于差分信号最重要的一步是确认层叠。AD20里打开Design → Layer Stack Manager可以看到当前板子的物理层数、介质层厚度、铜厚和介电常数。层叠决定了差分线的目标线宽和线距也决定了参考平面的完整性。我强烈建议在画差分线之前先在层叠管理器里把每一层的阻抗目标设定好。AD20有内建的阻抗计算工具支持微带线、对称带状线、非对称带状线等模型。你填好叠层参数后设置目标阻抗90Ω或100Ω软件会给出推荐的线宽和线距。举个实际例子一块典型的4层板Top和Bottom为信号层L2为完整地平面L3为电源平面层压结构是JLC7628这种常规结构。在AD20里设置好pp片厚度、介电常数之后算出来100Ω差分对线宽约5mil、间距约5mil。但如果你是在一块没有完整参考平面的两层板上硬跑LVDS就得考虑换层、增加包地甚至直接调整叠层结构否则线宽算得再准也白搭。这里还有一个经常被忽略的细节参考平面的完整性。差分信号的回流电流是沿着参考平面走的如果参考平面被分割、被地孔打断、或者在换层处没有回流过孔差分阻抗就会断裂等长做得再漂亮也会在那些位置反射出噪声。所以我在布线前会专门在差分信号层下面保留一整块完整的地平面尽量不分割除非万不得已。3.4 规则导入与命名网类把约束落到工具箱从原理图更新到PCB后差分规则并不会自动出现在规则管理器里。我们需要手动在Design → Rules里新建一个Differential Pairs Routing规则并把作用范围限定到对应的网络类或具体网络。我习惯在有多个差分接口的板子里建立Net Class比如把所有LVDS网络放进一个LVDS类把所有USB网络放进一个USB类然后在差分规则里用“InNetClass(LVDS)”作为范围条件。这样不同接口可以设置各自的线宽线距和等长容差DRC也不会互相干扰。这个步骤看起来多花几分钟但等到布线后期要调整某一种接口的规则时效率是成倍的提升。4. 差分对布线的实操过程4.1 差分对布线前要做哪些设置准备工作做完真正开始布线之前我建议先确认三件事。第一打开PCB面板检查差分对是否全部正确识别。通过PCB面板的下拉菜单选择Differential Pairs Editor在这里能看到所有的差分对、对应的网络名、以及当前是否已经完成了布线。如果这个列表里缺了对回到原理图检查命名。第二确认差分规则里的线宽线距和阻抗计算器给出的推荐值一致。尤其注意Min和Max的宽容度我一般会设置成Preferred的上下0.5~1mil给布线一点微调空间。第三把交互式布线工具的快捷键记牢。AD20里进入差分对布线可以在主菜单Route → Interactive Differential Pair Routing也可以直接在键盘上按U再按P非常顺。设置好之后就可以开始走线了。刚才提到的“U P”这个操作我几乎天天用布差分线比单根线一个一个拉快得多。4.2 手动布差分对的方法与节奏进入交互式差分对布线后光标会自动吸附到一对差分网络的焊盘两根线一起走。我一般先不急着把整根线拉到目标焊盘而是先用“引导线”的方式确认整体路径。在从焊盘拉出的时候按Shift 空格可以切换拐角模式45°、90°、圆弧都有差分走线我基本只用45°和圆弧尽量不用90°因为90°拐角会引入额外的寄生电容对高速信号不友好。布线过程中要保持两根线的间距稳定。AD20会在你拖动时自动维持差分间距但在进入焊盘、过孔附近时两条线往往会因为要“分开”而突然张开形成“张嘴”形态。这种局部间距变大、耦合突然减弱的情况会直接造成阻抗突变。处理办法是让差分对在焊盘和过孔区域尽量短地分开一旦离开了焊盘立刻恢复成差分间距。换层也是差分走线的关键节点。我要求自己做到“一对差分线同进同出”两个网络的过孔并排放置间距尽量等于差分对间距最好还要在过孔旁边加一个接地回流过孔。这样信号换层后回流电流可以平滑地从一层跳到另一层不会在过孔位置积累不连续。一个比较隐性的技巧是如果空间允许差分对内部尽量不要插入其他信号线也不要把一根完整的地铜皮伸进差分对之间。差分对靠的是两条线之间的电磁耦合来抑制共模干扰中间插入任何东西都会破坏耦合导致阻抗升高、回流路径变差。4.3 差分线宽线距的计算逻辑别只靠猜很多工程师喜欢用“所有人都在用5/5mil”这种经验值来设计差分线但经验值换一块叠层完全不同。差分阻抗的计算逻辑并不复杂关键是掌握几个基本结论差分阻抗大约是单端阻抗的两倍。如果单端50Ω紧密耦合时差分阻抗会略低于100Ω但近似可以按2倍来估。线宽越宽阻抗越低。线宽越窄阻抗越高。线距越大耦合越弱差分阻抗越接近两倍的单端阻抗。线距越小耦合越强差分阻抗越低。介质厚度越大阻抗越高。所以在4层板里信号层到参考平面的距离决定了你能走多粗的线。实际计算的时候我会在AD20的Layer Stack Manager里填上介质厚度、铜厚、DK值选择微带线或带状线模型直接输入目标阻抗反推线宽线距。如果没有AD20的阻抗计算功能也可以用Polar SI9000或者在线阻抗计算器把结果填回AD20的差分规则里。算完以后不要只看一个数要把线宽和线距组合起来看尽可能选一个工艺窗口大的组合。举个实际例子4层板常规叠层L1到L2介质厚度约4mil介电常数4.2铜厚1oz走微带线。计算100Ω差分阻抗常用组合是线宽5mil、线距5mil如果空间紧凑线宽4.2mil、线距6mil也能达到类似阻抗但加工窗口略窄。所以我不强求固定的5/5而是在保证空间的前提下选择一个更稳的组合。4.4 差分走线中的避坑细节手动布差分线时有几个小细节非常值得留意。第一差分对尽量短不要绕大圈。很多人为了等长把差分对绕成超大蛇形结果等长是满足了但整条线长度增加损耗也随之增加。我的习惯是先走出一条尽量短的路径然后根据等长需求再在当前路径上做补充绕线而不是一开始就故意绕远路。第二所有差分对尽量走在同一层。虽然AD20支持差分对换层但每换一次层都会带来过孔阻抗不连续所以如果板子层数够、布线空间足我通常会把一簇差分信号全部放在同一个信号层不换层走到底。第三留意参考平面跨越。一条差分线如果走过了地平面和电源平面的交界处哪怕等长做得再好回流信号也要绕远路同样会产生严重噪声。这个问题在原理图阶段很难发现只能靠画板时对层叠和平面分割有清晰认知。5. 等长调节的实现与检查5.1 对内等长和对间等长两种约束要分清等长分两个层面。对内等长是一对差分线中正、负两根线之间的长度差。对内等长影响的是差分信号的内部skew一旦超过接口时序要求会直接劣化眼图。对间等长是多对差分线之间的长度匹配比如LVDS有4对数据线1对时钟线各对之间的长度差如果太大那么并行数据到达接收端的时刻就会分散时序窗口也会被压缩。AD20里这两种等长的设置方式不同。对内等长通常包含在差分对自身的规则中或者用Matched Length规则限定“同一差分对的两条网络之间的长度差”。对间等长则需要把所有需要匹配的差分对收集到一个Net Class或XSignal再对它们设置一个共同的Matched Length规则。我在实际项目中给LVDS和HDMI这类并行接口做等长时几乎总是“先对外、再对内”。先把最长的差分对找出来以它为基准把其他差分对绕到相近的长度然后再逐对处理对内长度差。这种顺序能最大程度减少总绕线长度也能避免反复调整。5.2 交互式差分对长度调节手把手调等长线在AD20中做等长绕线最常用的命令是Route → Interactive Diff Pair Length Tuning。选中一对差分线启动命令后光标会自动识别这对线你只需要在一根线上滑动AD就会自动生成蛇形补偿。启动后按Tab打开属性面板需要设置几个关键值Target Length目标长度。该值来自规则或你自己算出来的最远路径长度。Max Amplitude蛇形最大振幅也就是绕线的凸出高度。Gap蛇形相邻线段之间的间距需要设置为差分线间距的若干倍至少大于等于3倍的线距否则蛇形部分会引入串扰。Style绕线风格比如Accordion、Trombone、Sawtooth等。我常用Accordion制造工艺和信号质量都比较均衡。操作上沿差分线滑动鼠标AD会用动态的蛇形线填充多出来的长度。如果目标长度设得合理蛇形绕完刚好达到要求如果滑过头了可以按快捷键反向调整或者重新走线。这里有个经验蛇形绕线的每段长度振幅不要太大分段多、振幅小比一次性绕一个大圆弧对信号质量友好得多因为蛇形部分的电磁耦合更可控也更容易通过EMI测试。5.3 Matched Length规则的设置与检查除了手动绕线AD20还有个强大的Matched Length规则设置。在Design → Rules里找到High Speed → Matched Length点击新建规则。在这个规则里最重要的字段是Matched Length Tolerance允许的最终长度差比如5mil。作用范围选择你需要做等长的网络类或差分对集合。规则设置好以后执行一次Design Rule CheckMessages面板里就会列出每条网络的实际长度和目标长度的差距以及是否超出容差。如果有违反可以直接跳到对应位置继续用交互式长度调节工具补绕。我还习惯在PCB的面板中开启“Net Length”的可视化显示这样每根网络的长度都直接标在板子上一眼就能看出哪一根最短、哪一根最长。配合“选择性高亮”功能可以快速找到需要加长的网络。需要注意的是Matched Length规则只能约束“总长度”的差异不能约束“分段等长”。如果你做的是并行DDR这类对时钟和数据的相位关系有严格要求的场景还需要结合Tuning Loop / Net Tuning等工具做分段匹配这属于另外一种复杂度我这里先不展开。5.4 等长调节的实战操作顺序我给一个自己常用的四步流程第一步把所有差分对先正常布通不走任何绕线让AD自动统计每一对的长度找出最长的那一对。这一步我会打开Differential Pairs Editor检查每对的长度状态。第二步用Matched Length规则将所有需要组间等长的差分对设为同一目标容差设成接口要求的一半或更严格。对全部网络跑一次DRC看哪些对长度不够。第三步以最长的差分对为基准对其余较短的对使用Interactive Diff Pair Length Tuning绕线。一边绕一边看时钟和网络长度信息保证每组都落在目标长度附近。第四步跑最终DRC确认没有Length Violation。同时再把差分间距、线宽规则重新检查一遍确保绕线没有破坏差分间距规则。这四步做完差分等长基本就稳了。我自己在画过多块带LVDS、USB、以太网的板子之后已经把流程完全标准化每次都是这套打法DDR、MIPI这类更高速的接口方法也一样只是容差和叠层参数不同。6. 常见问题与排查技巧实录6.1 AD20里常见的差分与等长报错我做差分布线这几年在AD20里踩过不少坑下面这些报错和异常基本是最高频的。现象可能原因处理办法Unknown Pin原理图符号引脚与封装焊盘不匹配检查封装焊盘命名并同步Differential Pair Routing Gap Violation差分线间距被拉大或焊盘区域张开检查走线尽量保持等距调整规则Min GapLength ViolationMatched Length规则未满足用长度调节工具补绕或检查目标长度设置Differential Pair not routed差分对网络未全部连接检查是否有短路、断路重新走线差分对无法启动布线命令网络未被识别为差分对回原理图检查命名或差分对标记蛇形线自动生成异常Amplitude或Gap设置过小调大蛇形振幅设置合理的Gap还有一个高频问题不是报错而是DRC检查时“差分对长度显示异常”比如明明已经把两条线绕到几乎一样长了DRC还是报错。这种情况我会先看规则里Tolerance是否设置得太小再看是不是有短线在焊盘内部没有计入长度。焊盘到焊盘的中心距离并不等于走线长度AD计算长度走的是铜皮中心线如果短线很短几mil的误差就会被Tolerance直接放大这种情况下把Tolerance略微放宽或调整走线路径就好。6.2 等长绕完仍有问题记得检查这几处经常有人问我“我绕了半天的蛇形DRC也过了为什么上板还是不工作”这里面有几处很关键但容易被忽视的细节。第一蛇形绕线太靠近旁边的差分对导致相互串扰。AD20里默认的差分规则只管同一差分对内部的间距不管两对差分对之间的间距。如果两对差分对靠得太近蛇形绕线的“折叠”区域电场耦合会显著增强这时候DRC不会报错但信号质量已经劣化了。解决办法是给不同差分对之间设置一个间距规则比如Net Class之间的间距至少3倍线宽以上或者在做等长时不要把蛇形做太长尽量分散到多个短蛇形。第二没有检查回流路径。这个问题我之前提过一个被分割的参考平面会让差分信号产生各种莫名其妙的抖动。用示波器看信号可能会发现波形上叠加了明显的噪声毛刺但DRC完全看不出来。建议在发板前用3D视图和平面分割视图分别检查一遍差分信号走过的区域确认参考平面完整。第三过孔的位置和数量。一对差分线换层时如果两个过孔距离太远或者没有伴地过孔那这段路径的阻抗突变就会成为整条线上最大的反射源。我习惯在差分换层处给每一个信号过孔配一个地过孔间距尽量控制在30mil以内减小回流路径回路面积。6.3 从仿真到生产还要注意哪些事等长和差分规则都通过DRC只是设计端的工作。真正到了板厂还有几个因素会直接影响最终性能。第一阻抗测试。正规板厂会提供阻抗测试条通常放在工艺边上。如果你画的是4层或更高速率的PCB建议让板厂做阻抗测试并给出实测报告。拿到报告以后先和你的设计目标对比确认板厂实际生产的阻抗是否在允许偏差范围内。一般差分阻抗的允许偏差是±10%如果超出要考虑是不是线宽被蚀刻偏了或者是介质厚度和计算时不一致。第二铜厚和绿油。很多人算阻抗的时候忘了算绿油的影响铜厚也直接用1oz算实际板厂可能把铜厚做成了0.5oz或2oz这都会导致线宽线距和阻抗漂移。所以在给板厂下单时要把叠层、阻抗要求、线宽线距一起写清楚让板厂按你的目标来微调。第三板材选择。普通FR4的介电常数在4.2到4.8之间波动不同批次的板子可能有差异。如果是高速率长距离传输建议选择损耗更低的板材比如Rogers、Megtron系列。如果只是常规消费电子普通FR4控制好走线长度和参考平面也够用。我个人的经验是差分等长这一套东西到了后期比拼的不是你会不会用AD20的某个命令而是你对叠层、回流、阻抗这些底层物理概念的理解。工具只是把工程师的意图变成PCB上的一条条铜线意图如果不对工具再怎么熟练也补不回来。6.4 实战心得分享这篇文章写到这里核心流程已经全部走完了。最后再分享一点我个人的感受在AD20里做差分线等长布线熟能生巧但更关键的是培养“先规划、后布线”的习惯。不要总指望靠自动布线或者后期绕线来补救布局阶段多花十分钟规划好每一簇差分信号的路径后面能省下好几个小时。我自己的习惯是每次布差分线之前先在纸上或者直接在PCB空白处把关键接口的大致走向画出来哪一层、走哪个区域、在哪个位置换层标清楚以后再动手。看起来老派但对复杂板子非常有效。遇到那种多路高速接口同时存在的板子比如主控带上LVDS屏、USB 3.0、千兆网和摄像头MIPI一套清晰的路径规划比任何技巧都重要。如果你现在正好卡在AD20的差分等长上建议按照文中流程从原理图命名开始检查再逐条复核差分规则和等长规则。大多数问题都不是AD20软件本身的问题而是前期的规则和规划没做好。把基础理顺了差分线自然就走得顺了。