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1. 项目概述与设计目标拆解RJ45接口在嵌入式系统、网络交换机和工业设备里几乎无处不在但它真正考验硬件设计师的地方从来不是那个金属壳子怎么焊而是它背后的差分走线和阻抗控制。我见过太多项目在调试阶段被网口丢包、辐射超标、链路协商不稳定折腾得焦头烂额最后查来查去问题根源往往就藏在PCB上那几对从变压器到连接器的走线里。这个项目要解决的就是一条完整的RJ45网口链路在PCB设计阶段的关键控制点差分走线怎么拉、阻抗怎么算、参考平面怎么处理、布局怎么摆才不容易把EMI引到整板上去。适用对象很明确做嵌入式硬件、画网络接口板卡、或者刚接触高速PCB设计的工程师哪怕你只是想把一块带网口的小板子画稳这篇文章里的很多思路都能直接套用。先看总体链路标准百兆以太网用的是两对差分线一对发、一对收千兆以太网则用满四对。每一对线的特征阻抗要求都是100Ω±10%这个数字是IEEE 802.3协议族和PHY芯片共同约定的结果。RJ45连接器内部或外接的网络变压器负责隔离和共模抑制从RJ45到变压器这一段属于连接器侧MDI侧走线从变压器到PHY芯片这一段才是真正需要严格做差分阻抗控制的区域。很多新手容易犯的错是只盯着PHY到变压器这一段做阻抗却忽略了从变压器到RJ45之间走线宽度突变、间距忽大忽小带来的反射这部分虽然链路短但同样会劣化回波损耗。整个设计链条拆开来看其实就四件事选对拓扑结构、算准阻抗参数、走好差分路径、处理好参考平面与地分割。下面逐个展开讲。2. 拓扑选型与器件布局的关键决策2.1 分立变压器方案与集成RJ45方案怎么选RJ45接口在嵌入式系统、网络交换机和工业设备里几乎无处不在但它真正考验硬件设计师的地方从来不是那个金属壳子怎么焊而是它背后的差分走线和阻抗控制。我见过太多项目在调试阶段被网口丢包、辐射超标、链路协商不稳定折腾得焦头烂额最后查来查去问题根源往往就藏在PCB上那几对从变压器到连接器的走线里。这个项目要解决的就是一条完整的RJ45网口链路在PCB设计阶段的关键控制点差分走线怎么拉、阻抗怎么算、参考平面怎么处理、布局怎么摆才不容易把EMI引到整板上去。适用对象很明确做嵌入式硬件、网络交换机和工业控制板卡的工程师或者刚接触高速PCB设计的学生和爱好者。哪怕你只是想把一块带网口的小板子画稳这篇文章里的很多思路都能直接套用。先说拓扑选型。现在市面上RJ45网口方案基本分成两类一类是分立网络变压器加普通RJ45座子另一类是直接把变压器集成进RJ45连接器的方案也就是常说的带变压器RJ45座。这两者没有绝对的好坏只看你的应用场景。分立方案的灵活性高变压器型号可以随意替换散热和爬电距离都更好控制适合对成本敏感或者需要过严苛可靠性测试的工业设备。集成方案的好处是省面积、走线短、装配简单对于消费类电子产品或者空间受限的板卡很有吸引力。但集成方案有个容易踩的坑变压器和RJ45座子集成在一起以后PHY芯片到变压器之间的走线区域往往被压缩得很窄这会导致你不得不在很短的距离内完成阻抗控制、等长补偿和滤波器件摆放。实测下来如果布局空间实在太紧张宁可把板子做大一点或者换一个更大的封装也不要硬挤。另一条经验是集成式RJ45的金属外壳接地处理比分立方案更讲究因为变压器和连接器靠得近静电和共模干扰更容易耦合到内部走线上后面接地章节会细说。2.2 PHY芯片到变压器再到RJ45的路径规划无论选哪种方案PHY芯片—变压器—RJ45这条信号路径的物理顺序不能乱PHY芯片出线后先经过阻抗匹配电阻通常是四个49.9Ω或者两个1:1变压器的中心抽头处理和共模电感如果PHY要求的话再到变压器最后由变压器次级侧走向RJ45座。这条路径上的器件摆放顺序直接影响走线质量。我自己习惯的做法是先固定PHY芯片的位置在距离PHY芯片150mil到250mil的范围内放置匹配电阻和共模电感然后紧跟着放变压器变压器次级出线到RJ45的距离控制在400mil以内。整体原则是信号从PHY出来后要尽量直线地流向RJ45不要绕大弯更不要穿过板子上的其他电路区域再折回来。除了信号质量这种做法对整板的电磁环境也更友好因为网口部分通常会划分出独立的接地区域把它单独放在板边一角对外接口的走线自然就短了。这里有一段经验值得新入行的朋友记住PHY芯片到变压器的走线是“干净侧”变压器到RJ45的走线是“电缆侧”。干净侧的走线必须严格参考GND平面电缆侧的走线则经常需要配合连接器的屏蔽处理来做局部地分割。总有人问为什么不能把整块地都连在一起因为电缆侧的共模噪声会通过电缆传导进来如果它在PCB上畅通无阻会直接干扰到PHY芯片的干净地平面。所以这里往往需要做跨地分割或单点桥接后面会展开。3. 差分走线与阻抗控制的核心原理3.1 什么是100Ω差分阻抗为什么非它不可很多初学者会把“差分阻抗”理解成“两根线各自对地的阻抗之和”这其实是错的。差分阻抗指的是两根差分线在差模信号驱动下信号线对之间呈现的阻抗它由两根线的自阻抗和互阻抗共同决定。对于标准的100Ω差分对两根线中的每一根线对地阻抗通常在50到60Ω之间两根线组合起来设计成100Ω差分阻抗。这也是为什么很多叠层设计工具在算单端阻抗时给出的50Ω线宽用于差分走线时需要明显加宽或调整线距。为什么必须是100Ω因为以太网的物理层收发器PHY的输出驱动和输入接收电路是按照100Ω差分负载来设计和校准的。信号从PHY输出经过线路、变压器、线缆最终到达对端的PHY整个通路的特征阻抗如果同线缆和器件不匹配信号在阻抗突变点就会发生反射反射回来的能量叠加到原信号上轻则增大误码率重则直接丢包。举个容易理解的例子把信号在线路上的传输看作水在管道里流动管径突然变细的地方水会溅出来道理完全一样。100Ω这个目标值也受协议演进的影响。10Mbps和100Mbps时代两对线1000Mbps是四对线同时收发而2.5G和5G BASE-T甚至会用上更复杂的PAM编码。幸好无论速率怎么变100Ω差分阻抗这个物理接口规范一直被延续下来所以只要布板时控制好100Ω基本上能兼容从百兆到千兆甚至2.5G的链路。3.2 阻抗计算的关键参数线宽、线距与参考平面在常规的4层板或6层板设计中差分阻抗由以下几个参数决定线宽W差分走线铜皮的宽度单位mil或mm。线距S同一差分对两根线之间的间距。参考平面距离H走线层到相邻完整参考平面的介质厚度。介质介电常数ErPCB板材FR4通常是3.8到4.4的介电常数。铜箔厚度T通常为0.5oz或1oz。这四个参数里H和Er由叠层决定板上没法微调真正画板时能调的只有W和S。用计算工具如Polar SI9000、Saturn PCB Design Toolkit或嘉立创EDA自带的阻抗计算模块输入叠层后软件会给出一组W和S的组合。常规经验是在4层板、JLC7628类常规叠层下表层差分100Ω的线宽大约在4.5到5.5mil、线距6到8mil之间内层走线由于参考平面距离更大线宽相应更宽一些。需要特别强调一点不要只盯着线宽对不对线距同样会严重影响阻抗。把两根线的间距拉大耦合变弱差分阻抗会升高间距收得太紧阻抗又会降下来。很多人在处理等长补偿时喜欢用“蛇形绕线”结果绕线区域两根线之间的间距突然变大导致局部阻抗突变这在千兆网中尤其致命。我在后面等长处理里会给一个补偿绕线的具体策略。3.3 微带线与带状线的选择PCB内层走线和表层走线的阻抗特性有本质区别在差分设计里分别叫“带状线”stripline和“微带线”microstrip。表层微带线一侧是空气一侧是介质电磁场分布不均匀阻抗受表面阻焊绿油厚度影响比较大内层带状线两侧都有参考平面电磁场包裹更均匀串扰更小但走线需要更宽的线宽才能达到同样的阻抗值。网口差分设计里两种都可以但有一些倾向性。如果板子只有两层那只能在表层走微带线这种情况下要特别注意RJ45区域的铺铜间距以及过孔残桩问题。如果板子有四层或更多我更建议把重要的网口差分对内层走带状线。原因很直接内层走线不容易受到外部电磁干扰也不会对外辐射同时整板EMI表现更好。当然代价是需要更宽的线宽对布线空间提出更高要求。有一点很多人会忽略无论是表层还是内层差分走线下方必须有连续的参考平面。如果参考平面被走线或者过孔断开差分对的回流电流就得绕路等效于在回流路径上串了一个电感这会严重劣化信号质量。所以布线前第一件事不是急着拉线而是打开叠层和平面层看清楚走线区域对应的参考平面到底完不完整。4. PCB Layout实操从布局到走线的拆解4.1 元器件布局与平面规划的先后顺序所有网口设计都应该遵循“先规划地平面、再摆器件、最后走线”的顺序。这个顺序如果搞反后面返工的概率非常大。第一步是划分功能区。RJ45连接器放在板边天线到连接器之间的水平方向尽量留出5mm以上的净空区用于布局防护器件和做隔离带。PHY芯片放在距离连接器尽量近但又有足够空间布设变压器和电阻的位置。中间区域是网络变压器和阻抗匹配电阻阵列。就我自己的经验在板边1厘米之内把RJ45、变压器和共模电感全部放完是最好的状态一旦超过2厘米走线难度和EMI风险都会成倍增加。第二步是确定参考地平面。网口区域一般建议单独划出一块“连接器地”或“防护地”通过高压电容或者磁珠与主GND单点连接。这样设计的目的有两个一是给ESD和浪涌电流一条专门的泄放通道避免冲击电流灌入主GND二是让PHY芯片的干净GND不被电缆侧的噪声污染。在Cadence Allegro或者嘉立创EDA里做这一步时要注意把隔离带画成禁布区同时把连接器地铜皮单独敷铜然后通过一个或两个桥接点连接主地。4.2 差分对走线细则间距、线宽与等长补偿差分对走线有三个“不要”不要分叉、不要跨分割、不要有过孔残桩。这三个问题贯穿整个布线过程。具体来说同一对差分线的P和N要始终保持相同的参考平面、相同的线宽并且从源端到终端全程并行走线。差分信号之所以能抑制共模干扰依赖的是两根线上流过的电流大小相等、方向相反如果中途P走内层N走表层或者一对线里的地参考不同共模抑制能力就废了。间距方面差分对内部的距离S要保持恒定一般建议3W规则也就是间距不小于单根线宽的3倍当然这更多是针对串扰场景对于差分阻抗计算S往往由阻抗工具直接给出。在实际体验中S取6到8mil在绝大多数4层板工艺下都能得到理想的100Ω阻抗。等长补偿是个容易出错的地方。如果PHY到变压器的距离很近很多时候不需要额外做等长当距离超过1000mil或者PHY芯片要求对内等长误差在5mil以内时补偿绕线就不可避免。绕线规则是只在需要加长的那根线上做蛇形蛇形绕线的凸出距离要控制在15mil以内蛇形之间的间距不小于20mil并且绕完以后要重新检查这一段有没有和相邻走线靠得太近。我见过有人为了达到等长把5mil误差做到了3mil但代价是绕出一大片密集的蛇形结果近端串扰反而恶化了所以追求极致的误差值并不可取。4.3 过孔使用与整板回流设计网口差分走线不建议打太多过孔。每一个过孔都会引入约0.3到0.5nH的寄生电感和几fF的寄生电容等于在传输线上加了一个突变的集中参数元件。对于100Mbps链路一两个过孔还能接受千兆以上一对差分线内的P和N必须严格打过孔数量一致、位置对称的过孔否则两根线的电气长度和寄生效应就不对称了。如果必须换层正确的做法是在换层位置的附近布置一个接地过孔为回流电流提供换层路径。具体来说差分对P和N分别打两个过孔换到内层在这两个过孔旁边马上打一个GND过孔连接到参考平面。这样信号换层之后回流电流不用绕一个大圈去寻找地平面而是直接通过旁边的GND过孔就近流回避免形成回流环面积增大的问题。还有一个非常容易忽略的细节过孔的反焊盘Antipad直径会影响过孔的阻抗。如果你在设计的时候发现差分走线的过孔位置反射特别大可以用SI软件去扫一下过孔反焊盘直径适当调大一些往往能改善过孔附近的阻抗连续性。4.4 连接器侧布线从变压器到RJ45的特殊处理从变压器次级到RJ45连接器的走线跟前半段有很大不同。这一段属于外部接口侧经常需要串接共模电感、防雷管或者做Y电容接地所以走线路径并不总是一条干净利落的直线。首先要明确的是这一段同样要维持100Ω差分阻抗。有些人觉得变压器都隔离了次级侧随便走走就行实际上是错误的。变压器次级侧的信号送到RJ45后要直接通过双绞线传输双绞线的特性阻抗也是100Ω如果PCB上这一段阻抗偏离过大会在连接器处产生反射。直接表现就是长线传输时回波损耗劣化极端情况下网线稍微长一点就协商失败。其次这一段走线要避开所有可能引入共模噪声的区域。开关电源的功率走线、时钟线、复位线都要远离RJ45座和变压器次级出线。如果板子空间紧张至少保证两者之间走线间距不小于40mil中间加一条GND走线做屏蔽隔离。连接器侧还有一个很重要的做法把连接器的金属外壳屏蔽壳通过一个高压电容常见1kV、100pF到2.2nF连接到防护地或者直接通过低阻抗连接到独立防护地铜皮。这样高频共模干扰会被电容旁路到地而低频的静电电流则通过防护地泄放。5. 叠层设计、仿真验证与实战检查清单5.1 叠层怎么定阻抗才能算得准很多刚接触PCB设计的工程师容易忽略叠层的变数同一个板厂、同一种板材不同批次的介电常数可能不完全一致。FR4的Er通常在4.2到4.6之间但不同供应商、不同含玻布结构会略有差异。所以叠层设计不是画板阶段才想的而是要在板子发出去打样之前就和板厂确认好。常规4层板做网口设计推荐叠层是TOP元件/表层差分—GND—POWER—BOTTOM。这种叠层适合绝大部分产品。如果对EMI要求比较高可以考虑6层板TOP—GND—SIG1—GND—POWER—BOTTOM这样内层走线上下都有完整地平面参考信号质量最好。一旦层叠确定了拿到板厂反馈的叠层参数后就赶紧用阻抗计算工具把各层100Ω差分应有的线宽线距算出来锁定为布线规则。切忌在布线过程中随手改线宽更不要为了“走线好看”擅自加宽或变窄。5.2 仿真验证跑不跑跑到什么程度算够对于多数普通产品网口设计用经验规则加阻抗计算基本能过所以不一定非要跑三维全波仿真。但以下几种情况强烈建议做一次仿真PHY芯片到变压器的距离很长超过1500mil、板子层数很多、走线换层频繁、或者产品的EMI测试已经出现了网口相关的超标频点。最简单的验证手段是用HyperLynx或者ADS做一条差分走线的TDR阻抗仿真看看整条走线的阻抗曲线是否在100Ω±10%范围内波动。如果发现某段明显凹陷或凸起就去检查那一段是否线宽变化、参考平面断裂、过孔残桩过长等。这个环节并不复杂但非常见效。实测下来很多“明明规则都对但EMI就是过不了”的板子走线阻抗曲线都有一段明显的凹陷。还有一点值得提PCB打样回来的阻抗条coupon一定要好好利用。板厂通常会随板做几条阻抗测试条上面有和实际走线同参数的差分对。有条件的话用TDR设备或者矢量网络分析仪实测一下阻抗条看看板厂的实际加工结构和设计目标差多少这对建立长期的设计信心非常有帮助。5.3 网口Layout检查清单最后整理一份我每次画完网口都会逐条过一遍的检查清单每一条背后都有真实的踩坑教训PHY到变压器走线是否全程有完整参考平面有没有跨分割。差分对内P/N间距是否恒定有没有为了绕过焊盘突然拉开间距的地方。对内等长误差是否满足PHY手册要求通常1Gbps要求5mil以内100Mbps要求10到20mil。蛇形绕线区域间距是否合理绕线是否密集到影响相邻差分对。过孔数量是否对称换层处有没有补GND过孔。变压器中心抽头到匹配电阻的走线是否短而粗有没有绕远路。RJ45金属外壳是否通过高压电容连接到防护地。隔离带是否完整断开防护地和主GND之间是否只有计划中的单点桥接。整板包括地铜皮是否有孤铜未连接。6. 常见问题与排查技巧实录在实际项目中网口相关的问题往往不在原理图而在PCB的物理实现上。下面几条是我这几年遇到最多、也最典型的故障场景如果你正被网口问题困扰可以照这个思路排查。第一个常见现象是百兆能通、千兆经常掉线。这种问题90%以上是差分阻抗没控制好或者等长误差过大。先不要怀疑芯片直接把PCB上PHY到变压器段的差分走线从头到尾检查一遍看看有没有参考平面跨越、阻抗突变点。用万用表量不出来必须上TDR或仔细对图。如果没有仪器先检查有没有走线穿过分割地平面这是最容易被忽视的元凶。第二个常见现象是网口温升明显偏高。当变压器附近、PHY附近发热量大时要怀疑是不是走线阻抗偏低导致电流过大或者匹配电阻选值不对。还有一个隐蔽原因是RJ45座的屏蔽壳接地不良导致大量共模电流通过屏蔽层回流到芯片地平面形成地弹噪声和额外发热。这时候量一下屏蔽壳到防护地的阻抗正常情况下应该是接近零欧姆。第三个现象是ESD测试时网口容易损伤。排查重点不是PHY芯片而是防护地设计。很多人以为RJ45自带变压器就能扛住静电但静电走的是共模路径它可以从连接器外壳直接耦合到次级侧。正确的做法是确保外壳到防护地有低阻抗通路同时防护地和主GND之间单点桥接并用高压电容隔开。另外次级侧靠近RJ45的地方可以预留一个TVS管或者气体放电管的位置哪怕量产时不贴调试时也可以临时焊接做对比实验。第四个现象是高频辐射超标。这种情况基本可以判断是共模辐射也就是差分线的共模分量没有被有效抑制。解决办法是在变压器次级侧加一个共模电感或者在次级走线下方确保完整的地平面减少共模回路面积。如果已经做了这些还是有辐射可以尝试把次级侧的走线间距再加大一点减小差分对的耦合电容对共模信号的影响。再说一个很多新手容易忽略的问题PHY芯片外围的电源去耦电容位置不对。网口PHY的功耗通常会随着速率升高而明显增加如果去耦电容离电源引脚太远等效串联电感变大芯片内部电源噪声会耦合到模拟前端表现为误码率升高。通常的做法是把0.1uF的高频去耦电容放在电源引脚正下方或焊盘旁边且走线要短而粗这个细节比想象中重要得多。7. 实操心得与经验延伸最后分享两个我实际项目中的小经验。一个是关于检查参考平面的。我自己在Allegro里做网口设计时会把布局布线分阶段用颜色显示信号走线用一种颜色参考平面上的禁布区用另一种颜色元器件外框再用一种颜色。每画完一段信号就切到平面层看一眼参考平面是否完整。这个方法听起来很简单但确实帮我避免了至少三次因为跨分割导致的返工。在嘉立创EDA或者AD里也可以用类似的思路关键是养成随时切层检查的习惯。另一个经验跟PCB板厂的沟通有关。凡是网口这类对阻抗敏感的板子下单时不要只上传Gerber最好把叠层要求、阻抗要求写进加工说明并且要求板厂回传阻抗测试报告。档位写清楚“表层差分100Ω±10%线宽5.1mil/间距7mil”。板厂通常会在工程咨询时跟你确认这些参数那时候一定要认真对待不要随手点掉。我遇到过因为板材替换导致介电常数变化0.3阻抗直接跑偏到110Ω以上的情况最终导致千兆协商不稳。网口设计这块内容从原理到实操都可以延伸很多比如更高速率的2.5G以太网对走线的要求、不同PHY芯片对共模电感的选型差异、以及如何通过加串阻和贝塞尔滤波器来进一步优化信号质量。但以上提到的差分走线和阻抗控制的核心方法在任何速率下都不会过时。把这些基础打牢再去处理复杂的高速信号设计会顺手很多。 RJ45网口PCB设计核心要点：差分走线与100Ω阻抗控制实战
1. 项目概述与设计目标拆解RJ45接口在嵌入式系统、网络交换机和工业设备里几乎无处不在但它真正考验硬件设计师的地方从来不是那个金属壳子怎么焊而是它背后的差分走线和阻抗控制。我见过太多项目在调试阶段被网口丢包、辐射超标、链路协商不稳定折腾得焦头烂额最后查来查去问题根源往往就藏在PCB上那几对从变压器到连接器的走线里。这个项目要解决的就是一条完整的RJ45网口链路在PCB设计阶段的关键控制点差分走线怎么拉、阻抗怎么算、参考平面怎么处理、布局怎么摆才不容易把EMI引到整板上去。适用对象很明确做嵌入式硬件、画网络接口板卡、或者刚接触高速PCB设计的工程师哪怕你只是想把一块带网口的小板子画稳这篇文章里的很多思路都能直接套用。先看总体链路标准百兆以太网用的是两对差分线一对发、一对收千兆以太网则用满四对。每一对线的特征阻抗要求都是100Ω±10%这个数字是IEEE 802.3协议族和PHY芯片共同约定的结果。RJ45连接器内部或外接的网络变压器负责隔离和共模抑制从RJ45到变压器这一段属于连接器侧MDI侧走线从变压器到PHY芯片这一段才是真正需要严格做差分阻抗控制的区域。很多新手容易犯的错是只盯着PHY到变压器这一段做阻抗却忽略了从变压器到RJ45之间走线宽度突变、间距忽大忽小带来的反射这部分虽然链路短但同样会劣化回波损耗。整个设计链条拆开来看其实就四件事选对拓扑结构、算准阻抗参数、走好差分路径、处理好参考平面与地分割。下面逐个展开讲。2. 拓扑选型与器件布局的关键决策2.1 分立变压器方案与集成RJ45方案怎么选RJ45接口在嵌入式系统、网络交换机和工业设备里几乎无处不在但它真正考验硬件设计师的地方从来不是那个金属壳子怎么焊而是它背后的差分走线和阻抗控制。我见过太多项目在调试阶段被网口丢包、辐射超标、链路协商不稳定折腾得焦头烂额最后查来查去问题根源往往就藏在PCB上那几对从变压器到连接器的走线里。这个项目要解决的就是一条完整的RJ45网口链路在PCB设计阶段的关键控制点差分走线怎么拉、阻抗怎么算、参考平面怎么处理、布局怎么摆才不容易把EMI引到整板上去。适用对象很明确做嵌入式硬件、网络交换机和工业控制板卡的工程师或者刚接触高速PCB设计的学生和爱好者。哪怕你只是想把一块带网口的小板子画稳这篇文章里的很多思路都能直接套用。先说拓扑选型。现在市面上RJ45网口方案基本分成两类一类是分立网络变压器加普通RJ45座子另一类是直接把变压器集成进RJ45连接器的方案也就是常说的带变压器RJ45座。这两者没有绝对的好坏只看你的应用场景。分立方案的灵活性高变压器型号可以随意替换散热和爬电距离都更好控制适合对成本敏感或者需要过严苛可靠性测试的工业设备。集成方案的好处是省面积、走线短、装配简单对于消费类电子产品或者空间受限的板卡很有吸引力。但集成方案有个容易踩的坑变压器和RJ45座子集成在一起以后PHY芯片到变压器之间的走线区域往往被压缩得很窄这会导致你不得不在很短的距离内完成阻抗控制、等长补偿和滤波器件摆放。实测下来如果布局空间实在太紧张宁可把板子做大一点或者换一个更大的封装也不要硬挤。另一条经验是集成式RJ45的金属外壳接地处理比分立方案更讲究因为变压器和连接器靠得近静电和共模干扰更容易耦合到内部走线上后面接地章节会细说。2.2 PHY芯片到变压器再到RJ45的路径规划无论选哪种方案PHY芯片—变压器—RJ45这条信号路径的物理顺序不能乱PHY芯片出线后先经过阻抗匹配电阻通常是四个49.9Ω或者两个1:1变压器的中心抽头处理和共模电感如果PHY要求的话再到变压器最后由变压器次级侧走向RJ45座。这条路径上的器件摆放顺序直接影响走线质量。我自己习惯的做法是先固定PHY芯片的位置在距离PHY芯片150mil到250mil的范围内放置匹配电阻和共模电感然后紧跟着放变压器变压器次级出线到RJ45的距离控制在400mil以内。整体原则是信号从PHY出来后要尽量直线地流向RJ45不要绕大弯更不要穿过板子上的其他电路区域再折回来。除了信号质量这种做法对整板的电磁环境也更友好因为网口部分通常会划分出独立的接地区域把它单独放在板边一角对外接口的走线自然就短了。这里有一段经验值得新入行的朋友记住PHY芯片到变压器的走线是“干净侧”变压器到RJ45的走线是“电缆侧”。干净侧的走线必须严格参考GND平面电缆侧的走线则经常需要配合连接器的屏蔽处理来做局部地分割。总有人问为什么不能把整块地都连在一起因为电缆侧的共模噪声会通过电缆传导进来如果它在PCB上畅通无阻会直接干扰到PHY芯片的干净地平面。所以这里往往需要做跨地分割或单点桥接后面会展开。3. 差分走线与阻抗控制的核心原理3.1 什么是100Ω差分阻抗为什么非它不可很多初学者会把“差分阻抗”理解成“两根线各自对地的阻抗之和”这其实是错的。差分阻抗指的是两根差分线在差模信号驱动下信号线对之间呈现的阻抗它由两根线的自阻抗和互阻抗共同决定。对于标准的100Ω差分对两根线中的每一根线对地阻抗通常在50到60Ω之间两根线组合起来设计成100Ω差分阻抗。这也是为什么很多叠层设计工具在算单端阻抗时给出的50Ω线宽用于差分走线时需要明显加宽或调整线距。为什么必须是100Ω因为以太网的物理层收发器PHY的输出驱动和输入接收电路是按照100Ω差分负载来设计和校准的。信号从PHY输出经过线路、变压器、线缆最终到达对端的PHY整个通路的特征阻抗如果同线缆和器件不匹配信号在阻抗突变点就会发生反射反射回来的能量叠加到原信号上轻则增大误码率重则直接丢包。举个容易理解的例子把信号在线路上的传输看作水在管道里流动管径突然变细的地方水会溅出来道理完全一样。100Ω这个目标值也受协议演进的影响。10Mbps和100Mbps时代两对线1000Mbps是四对线同时收发而2.5G和5G BASE-T甚至会用上更复杂的PAM编码。幸好无论速率怎么变100Ω差分阻抗这个物理接口规范一直被延续下来所以只要布板时控制好100Ω基本上能兼容从百兆到千兆甚至2.5G的链路。3.2 阻抗计算的关键参数线宽、线距与参考平面在常规的4层板或6层板设计中差分阻抗由以下几个参数决定线宽W差分走线铜皮的宽度单位mil或mm。线距S同一差分对两根线之间的间距。参考平面距离H走线层到相邻完整参考平面的介质厚度。介质介电常数ErPCB板材FR4通常是3.8到4.4的介电常数。铜箔厚度T通常为0.5oz或1oz。这四个参数里H和Er由叠层决定板上没法微调真正画板时能调的只有W和S。用计算工具如Polar SI9000、Saturn PCB Design Toolkit或嘉立创EDA自带的阻抗计算模块输入叠层后软件会给出一组W和S的组合。常规经验是在4层板、JLC7628类常规叠层下表层差分100Ω的线宽大约在4.5到5.5mil、线距6到8mil之间内层走线由于参考平面距离更大线宽相应更宽一些。需要特别强调一点不要只盯着线宽对不对线距同样会严重影响阻抗。把两根线的间距拉大耦合变弱差分阻抗会升高间距收得太紧阻抗又会降下来。很多人在处理等长补偿时喜欢用“蛇形绕线”结果绕线区域两根线之间的间距突然变大导致局部阻抗突变这在千兆网中尤其致命。我在后面等长处理里会给一个补偿绕线的具体策略。3.3 微带线与带状线的选择PCB内层走线和表层走线的阻抗特性有本质区别在差分设计里分别叫“带状线”stripline和“微带线”microstrip。表层微带线一侧是空气一侧是介质电磁场分布不均匀阻抗受表面阻焊绿油厚度影响比较大内层带状线两侧都有参考平面电磁场包裹更均匀串扰更小但走线需要更宽的线宽才能达到同样的阻抗值。网口差分设计里两种都可以但有一些倾向性。如果板子只有两层那只能在表层走微带线这种情况下要特别注意RJ45区域的铺铜间距以及过孔残桩问题。如果板子有四层或更多我更建议把重要的网口差分对内层走带状线。原因很直接内层走线不容易受到外部电磁干扰也不会对外辐射同时整板EMI表现更好。当然代价是需要更宽的线宽对布线空间提出更高要求。有一点很多人会忽略无论是表层还是内层差分走线下方必须有连续的参考平面。如果参考平面被走线或者过孔断开差分对的回流电流就得绕路等效于在回流路径上串了一个电感这会严重劣化信号质量。所以布线前第一件事不是急着拉线而是打开叠层和平面层看清楚走线区域对应的参考平面到底完不完整。4. PCB Layout实操从布局到走线的拆解4.1 元器件布局与平面规划的先后顺序所有网口设计都应该遵循“先规划地平面、再摆器件、最后走线”的顺序。这个顺序如果搞反后面返工的概率非常大。第一步是划分功能区。RJ45连接器放在板边天线到连接器之间的水平方向尽量留出5mm以上的净空区用于布局防护器件和做隔离带。PHY芯片放在距离连接器尽量近但又有足够空间布设变压器和电阻的位置。中间区域是网络变压器和阻抗匹配电阻阵列。就我自己的经验在板边1厘米之内把RJ45、变压器和共模电感全部放完是最好的状态一旦超过2厘米走线难度和EMI风险都会成倍增加。第二步是确定参考地平面。网口区域一般建议单独划出一块“连接器地”或“防护地”通过高压电容或者磁珠与主GND单点连接。这样设计的目的有两个一是给ESD和浪涌电流一条专门的泄放通道避免冲击电流灌入主GND二是让PHY芯片的干净GND不被电缆侧的噪声污染。在Cadence Allegro或者嘉立创EDA里做这一步时要注意把隔离带画成禁布区同时把连接器地铜皮单独敷铜然后通过一个或两个桥接点连接主地。4.2 差分对走线细则间距、线宽与等长补偿差分对走线有三个“不要”不要分叉、不要跨分割、不要有过孔残桩。这三个问题贯穿整个布线过程。具体来说同一对差分线的P和N要始终保持相同的参考平面、相同的线宽并且从源端到终端全程并行走线。差分信号之所以能抑制共模干扰依赖的是两根线上流过的电流大小相等、方向相反如果中途P走内层N走表层或者一对线里的地参考不同共模抑制能力就废了。间距方面差分对内部的距离S要保持恒定一般建议3W规则也就是间距不小于单根线宽的3倍当然这更多是针对串扰场景对于差分阻抗计算S往往由阻抗工具直接给出。在实际体验中S取6到8mil在绝大多数4层板工艺下都能得到理想的100Ω阻抗。等长补偿是个容易出错的地方。如果PHY到变压器的距离很近很多时候不需要额外做等长当距离超过1000mil或者PHY芯片要求对内等长误差在5mil以内时补偿绕线就不可避免。绕线规则是只在需要加长的那根线上做蛇形蛇形绕线的凸出距离要控制在15mil以内蛇形之间的间距不小于20mil并且绕完以后要重新检查这一段有没有和相邻走线靠得太近。我见过有人为了达到等长把5mil误差做到了3mil但代价是绕出一大片密集的蛇形结果近端串扰反而恶化了所以追求极致的误差值并不可取。4.3 过孔使用与整板回流设计网口差分走线不建议打太多过孔。每一个过孔都会引入约0.3到0.5nH的寄生电感和几fF的寄生电容等于在传输线上加了一个突变的集中参数元件。对于100Mbps链路一两个过孔还能接受千兆以上一对差分线内的P和N必须严格打过孔数量一致、位置对称的过孔否则两根线的电气长度和寄生效应就不对称了。如果必须换层正确的做法是在换层位置的附近布置一个接地过孔为回流电流提供换层路径。具体来说差分对P和N分别打两个过孔换到内层在这两个过孔旁边马上打一个GND过孔连接到参考平面。这样信号换层之后回流电流不用绕一个大圈去寻找地平面而是直接通过旁边的GND过孔就近流回避免形成回流环面积增大的问题。还有一个非常容易忽略的细节过孔的反焊盘Antipad直径会影响过孔的阻抗。如果你在设计的时候发现差分走线的过孔位置反射特别大可以用SI软件去扫一下过孔反焊盘直径适当调大一些往往能改善过孔附近的阻抗连续性。4.4 连接器侧布线从变压器到RJ45的特殊处理从变压器次级到RJ45连接器的走线跟前半段有很大不同。这一段属于外部接口侧经常需要串接共模电感、防雷管或者做Y电容接地所以走线路径并不总是一条干净利落的直线。首先要明确的是这一段同样要维持100Ω差分阻抗。有些人觉得变压器都隔离了次级侧随便走走就行实际上是错误的。变压器次级侧的信号送到RJ45后要直接通过双绞线传输双绞线的特性阻抗也是100Ω如果PCB上这一段阻抗偏离过大会在连接器处产生反射。直接表现就是长线传输时回波损耗劣化极端情况下网线稍微长一点就协商失败。其次这一段走线要避开所有可能引入共模噪声的区域。开关电源的功率走线、时钟线、复位线都要远离RJ45座和变压器次级出线。如果板子空间紧张至少保证两者之间走线间距不小于40mil中间加一条GND走线做屏蔽隔离。连接器侧还有一个很重要的做法把连接器的金属外壳屏蔽壳通过一个高压电容常见1kV、100pF到2.2nF连接到防护地或者直接通过低阻抗连接到独立防护地铜皮。这样高频共模干扰会被电容旁路到地而低频的静电电流则通过防护地泄放。5. 叠层设计、仿真验证与实战检查清单5.1 叠层怎么定阻抗才能算得准很多刚接触PCB设计的工程师容易忽略叠层的变数同一个板厂、同一种板材不同批次的介电常数可能不完全一致。FR4的Er通常在4.2到4.6之间但不同供应商、不同含玻布结构会略有差异。所以叠层设计不是画板阶段才想的而是要在板子发出去打样之前就和板厂确认好。常规4层板做网口设计推荐叠层是TOP元件/表层差分—GND—POWER—BOTTOM。这种叠层适合绝大部分产品。如果对EMI要求比较高可以考虑6层板TOP—GND—SIG1—GND—POWER—BOTTOM这样内层走线上下都有完整地平面参考信号质量最好。一旦层叠确定了拿到板厂反馈的叠层参数后就赶紧用阻抗计算工具把各层100Ω差分应有的线宽线距算出来锁定为布线规则。切忌在布线过程中随手改线宽更不要为了“走线好看”擅自加宽或变窄。5.2 仿真验证跑不跑跑到什么程度算够对于多数普通产品网口设计用经验规则加阻抗计算基本能过所以不一定非要跑三维全波仿真。但以下几种情况强烈建议做一次仿真PHY芯片到变压器的距离很长超过1500mil、板子层数很多、走线换层频繁、或者产品的EMI测试已经出现了网口相关的超标频点。最简单的验证手段是用HyperLynx或者ADS做一条差分走线的TDR阻抗仿真看看整条走线的阻抗曲线是否在100Ω±10%范围内波动。如果发现某段明显凹陷或凸起就去检查那一段是否线宽变化、参考平面断裂、过孔残桩过长等。这个环节并不复杂但非常见效。实测下来很多“明明规则都对但EMI就是过不了”的板子走线阻抗曲线都有一段明显的凹陷。还有一点值得提PCB打样回来的阻抗条coupon一定要好好利用。板厂通常会随板做几条阻抗测试条上面有和实际走线同参数的差分对。有条件的话用TDR设备或者矢量网络分析仪实测一下阻抗条看看板厂的实际加工结构和设计目标差多少这对建立长期的设计信心非常有帮助。5.3 网口Layout检查清单最后整理一份我每次画完网口都会逐条过一遍的检查清单每一条背后都有真实的踩坑教训PHY到变压器走线是否全程有完整参考平面有没有跨分割。差分对内P/N间距是否恒定有没有为了绕过焊盘突然拉开间距的地方。对内等长误差是否满足PHY手册要求通常1Gbps要求5mil以内100Mbps要求10到20mil。蛇形绕线区域间距是否合理绕线是否密集到影响相邻差分对。过孔数量是否对称换层处有没有补GND过孔。变压器中心抽头到匹配电阻的走线是否短而粗有没有绕远路。RJ45金属外壳是否通过高压电容连接到防护地。隔离带是否完整断开防护地和主GND之间是否只有计划中的单点桥接。整板包括地铜皮是否有孤铜未连接。6. 常见问题与排查技巧实录在实际项目中网口相关的问题往往不在原理图而在PCB的物理实现上。下面几条是我这几年遇到最多、也最典型的故障场景如果你正被网口问题困扰可以照这个思路排查。第一个常见现象是百兆能通、千兆经常掉线。这种问题90%以上是差分阻抗没控制好或者等长误差过大。先不要怀疑芯片直接把PCB上PHY到变压器段的差分走线从头到尾检查一遍看看有没有参考平面跨越、阻抗突变点。用万用表量不出来必须上TDR或仔细对图。如果没有仪器先检查有没有走线穿过分割地平面这是最容易被忽视的元凶。第二个常见现象是网口温升明显偏高。当变压器附近、PHY附近发热量大时要怀疑是不是走线阻抗偏低导致电流过大或者匹配电阻选值不对。还有一个隐蔽原因是RJ45座的屏蔽壳接地不良导致大量共模电流通过屏蔽层回流到芯片地平面形成地弹噪声和额外发热。这时候量一下屏蔽壳到防护地的阻抗正常情况下应该是接近零欧姆。第三个现象是ESD测试时网口容易损伤。排查重点不是PHY芯片而是防护地设计。很多人以为RJ45自带变压器就能扛住静电但静电走的是共模路径它可以从连接器外壳直接耦合到次级侧。正确的做法是确保外壳到防护地有低阻抗通路同时防护地和主GND之间单点桥接并用高压电容隔开。另外次级侧靠近RJ45的地方可以预留一个TVS管或者气体放电管的位置哪怕量产时不贴调试时也可以临时焊接做对比实验。第四个现象是高频辐射超标。这种情况基本可以判断是共模辐射也就是差分线的共模分量没有被有效抑制。解决办法是在变压器次级侧加一个共模电感或者在次级走线下方确保完整的地平面减少共模回路面积。如果已经做了这些还是有辐射可以尝试把次级侧的走线间距再加大一点减小差分对的耦合电容对共模信号的影响。再说一个很多新手容易忽略的问题PHY芯片外围的电源去耦电容位置不对。网口PHY的功耗通常会随着速率升高而明显增加如果去耦电容离电源引脚太远等效串联电感变大芯片内部电源噪声会耦合到模拟前端表现为误码率升高。通常的做法是把0.1uF的高频去耦电容放在电源引脚正下方或焊盘旁边且走线要短而粗这个细节比想象中重要得多。7. 实操心得与经验延伸最后分享两个我实际项目中的小经验。一个是关于检查参考平面的。我自己在Allegro里做网口设计时会把布局布线分阶段用颜色显示信号走线用一种颜色参考平面上的禁布区用另一种颜色元器件外框再用一种颜色。每画完一段信号就切到平面层看一眼参考平面是否完整。这个方法听起来很简单但确实帮我避免了至少三次因为跨分割导致的返工。在嘉立创EDA或者AD里也可以用类似的思路关键是养成随时切层检查的习惯。另一个经验跟PCB板厂的沟通有关。凡是网口这类对阻抗敏感的板子下单时不要只上传Gerber最好把叠层要求、阻抗要求写进加工说明并且要求板厂回传阻抗测试报告。档位写清楚“表层差分100Ω±10%线宽5.1mil/间距7mil”。板厂通常会在工程咨询时跟你确认这些参数那时候一定要认真对待不要随手点掉。我遇到过因为板材替换导致介电常数变化0.3阻抗直接跑偏到110Ω以上的情况最终导致千兆协商不稳。网口设计这块内容从原理到实操都可以延伸很多比如更高速率的2.5G以太网对走线的要求、不同PHY芯片对共模电感的选型差异、以及如何通过加串阻和贝塞尔滤波器来进一步优化信号质量。但以上提到的差分走线和阻抗控制的核心方法在任何速率下都不会过时。把这些基础打牢再去处理复杂的高速信号设计会顺手很多。