本文依旧延用: CC BY-NC-SA 4.0 协议tsa时间固化用于标记本次构想的时间戳外人能看懂。又来灵感了本文为纯概念设计仅做多值逻辑架构探索未经过器件仿真与流片验证。本单元为单层平面横向双栅MOS只需要修改单层掩膜版无需多层平移光刻。依靠正负双极性电源实现4种逻辑状态属于低压交流型多值逻辑单元。摘要本文提出一种横向平铺的双栅 MOS 概念器件结构依次为1 源极 S1 — 2 栅极 G1 — 3 漏极 D (公共输出 OUT) — 4 栅极 G2 —5 源极 S2。 S1、S2 持续接入固定电源通过两个栅极的电平组合一共定义 4 种独立逻辑状态。不同于传统设计把双栅同时导通当作短路故障本构想将该状态作为第四种逻辑态探索多值逻辑硬件的可能性。⚠️重要声明仅为原理概念设计没有流片、无实物测试属于脑洞探讨不代表成熟可商用器件。一、器件结构横向平铺排布从左到右一共 5 个区域S1源极G1栅极D漏极公共输出引脚 OUTG2栅极S2源极供电设定1 号 S1 持续接 V5 号 S2 持续接 -V 两个源极长期通电G1、G2 为控制引脚输入高低电平来控制沟道通断。二、四态逻辑定义G1 (2 号栅)G2 (4 号栅)状态说明逻辑值高电平低电平左沟道导通S1 (V) 连通中间输出 D输出正向电平1低电平高电平右沟道导通S2 (-V) 连通中间输出 D输出反向电平-1低电平低电平左右沟道全部关断中间 D 为高阻浮空状态0高电平高电平左右双沟道同时导通V、-V 在中间 D 节点对冲作为独立第四态X三、设计思路常规 H 桥、双栅 MOS 电路都会增加硬件互锁严格禁止两侧同时打开目的是防止电源直通大电流烧毁器件。 而本构想换了思路不规避双栅同时导通主动把这个组合利用起来作为第四种逻辑状态。 单个器件就可以承载 4 种逻辑相比二进制单 bit 只有 0/1单根信号线信息密度更高是多值逻辑的一种探索方向。四、待验证的工程难点客观写显得严谨第四态 X 功耗问题当 G1、G2 同时高电平S1 (V) 和 S2 (-V) 会通过两条导通的沟道形成持续电流通路静态功耗会非常大。器件发热严重大规模阵列集成时散热会是巨大挑战。第四态电平不稳定D 点电压由左右两条沟道导通电阻分压决定。半导体制造工艺微小偏差都会改变分压比值。第四态 X 的输出电平很难稳定固定在一个数值后端识别电路设计难度高。0 态浮空漂移G1、G2 全部关闭时中间 D 节点是高阻态。电路板的电磁干扰、衬底耦合漏电会让电位缓慢漂移容易和有效信号混淆需要额外钳位电路稳定电位。栅极电场耦合两个栅极距离很近G1 的电场会干扰 G2 下方沟道互相影响会改变器件开关阈值。五、拓展思考基础单元这个器件可以作为多值逻辑的基础单元。路线选择方案 A仅用作信号输出端口主 CPU 仍然使用传统二进制二进制指令控制这组栅极。不需要重写底层机器码。方案 B整套运算硬件全部使用这类四态单元需要重新设计指令集、机器码整套软件生态从零搭建。六、总结本构想在逻辑定义上自洽横向「源 - 栅 - 漏 - 栅 - 源」双栅 MOS利用栅极四种电平组合实现 1、0、-1、X 四态。 但是目前仅停留在理论概念上面提到的功耗、电平稳定性、栅耦合等工程问题还需要后续仿真、流片实测才能验证可行性。 欢迎大家在评论区一起讨论多值逻辑硬件的想法。上限 4 态注意四态不好控制找不出解法那就锁死只允许 G1G2 单独通电退回 3 态逻辑