1. 为什么“共源级MOS管饱和区小信号增益”这个话题值得拆到骨子里你有没有遇到过这样的情况手头一个放大电路仿真里增益算出来是–25实测一搭板子输出波形削顶、增益掉到–12还带着奇怪的相位抖动我第一次调试一个音频前置放大模块时就栽在这上面——原理图清清楚楚标着“共源结构”MOS管型号也按教科书选的VGS偏置电压调得规规矩矩可一上电频响曲线在10kHz就开始往下掉噪声比预期高6dB。后来翻遍数据手册、重画小信号模型、甚至把示波器探头换成了高阻无源型才意识到问题根本不在外围电阻或电源滤波而在于我对“共源级饱和区小信号增益”这八个字的理解还停留在公式Gm×Rd的表面。这不是个理论题而是每天都在发生的工程现实。共源级是模拟IC里最基础、最频繁出现的单元结构从运放输入级、LDO误差放大器到射频前端LNA、电源管理芯片里的电流镜负载背后全是它。但“饱和区”不是静态标签——它是个动态工作窗口受沟道长度调制λ、体效应γ、温度漂移、甚至PCB走线寄生电容共同挤压而“小信号增益”也不是一个固定数值它是跨导Gm、输出阻抗ro、负载RL三者博弈后的净结果且每种电路拓扑对这三者的权重分配截然不同。市面上绝大多数教程只告诉你“共源放大器增益≈–Gm×ro”却从不讲清当ro被电流源替代时增益怎么变当源极加了电阻Rs却没接旁路电容增益跌多少当用二极管连接的MOS管作有源负载为什么实际增益比理想值低30%这些差异恰恰就是实验室里“仿得准、做得歪”的根源。所以这篇不是再推一遍公式而是把四种最典型、最常出现在真实芯片和分立电路中的共源级结构像拆解一台精密钟表一样逐颗齿轮、每根游丝地展开它们各自的增益表达式怎么来、哪些参数真正在起作用、哪些看似无关的器件其实在偷偷吃掉你的增益、实测时最容易忽略的三个测量陷阱是什么。关键词就四个共源级、MOS管、饱和区、小信号增益——没有一个词是虚的每一个都对应着一块必须亲手调、亲手量、亲手算的硬骨头。如果你正为放大器增益不稳发愁或者刚读完《模拟CMOS集成电路设计》第4章却还是不敢画版图那这篇就是为你写的实战笔记。2. 经典结构一电阻负载共源级——最朴素却最易被低估的基准模型2.1 电路结构与直流偏置的本质约束我们先从最原始的形态开始一个NMOS管漏极接电阻RD源极接地栅极加VGS偏置。看起来简单但它的存在本身就是一种教学隐喻——它定义了所有共源结构的“零点”。这里的关键不是“怎么画”而是“为什么必须这样偏置”。饱和区工作的核心判据是VDS ≥ VGS – VT。但实操中很多人只盯着VGS调到1.2V就以为万事大吉却忘了VDS必须同时满足这个不等式。举个真实例子某次我用2N7002VT≈1.8V设计一个1MHz带宽的传感器信号调理电路VGS设为2.5VRD10kΩ电源VDD5V。算下来VDS VDD – ID×RD ≈ 5 – (2.5–1.8)²×2.2m ×10k ≈ 5 – 0.49×10 ≈ 0.1V。0.1V (2.5–1.8)0.7V管子根本没进饱和区而是在线性区当可变电阻用——增益自然崩塌。后来我把RD换成2.2kΩVDS升到3.5V才真正进入饱和。所以直流偏置不是孤立调VGS而是VGS、RD、VDD三者联动。更严谨的做法是先定ID由功耗和噪声决定再根据ID反推所需VGS最后用VDD–ID×RD ≥ VGS–VT来约束RD上限。比如ID100μAVT0.7VVDD3.3V则RD ≤ (3.3–0.7)/0.0001 26kΩ。这个26kΩ就是你的设计天花板超过它管子必然退出饱和。2.2 小信号模型的完整展开与增益公式的物理溯源现在进入小信号域。很多资料直接甩出Av –Gm × (ro // RD)但很少解释ro//RD这个并联关系是怎么来的。我们一步步推首先MOS管小信号模型里受控电流源gmvgs串联一个输出电阻ro源于沟道长度调制效应λ。注意gmvgs的控制电压是vgs即栅源间交流电压不是VGS直流值。漏极节点上有两个并联支路一个是ro另一个是外部负载RD。所以漏极对地的等效交流阻抗确实是ro//RD。而vgs本身等于输入vin因为源极接地无源极电阻所以输出电压vout –gmvgs × (ro//RD) –gm × vin × (ro//RD)。因此电压增益Av vout/vin –gm × (ro//RD)。这里藏着两个极易被忽略的细节gm不是常数它强烈依赖于ID。对于长沟道模型gm √(2μnCox(W/L)ID)即gm ∝ √ID。这意味着如果你把ID从100μA提高到400μAgm只翻2倍但功耗翻了4倍——增益提升有限热噪声却指数上升。我在做低噪声设计时宁可牺牲一点增益也要把ID压在200μA以下。ro的温度敏感性ro 1/(λID)而λ本身随温度升高而增大约0.5%/°C。实测发现同一块板子室温25°C时ro50kΩ85°C时掉到32kΩ导致增益下降36%。所以高温环境下的放大器必须预留足够的增益余量。提示用万用表测直流工作点只能验证VDS是否够大无法确认是否真在饱和区。最可靠的方法是用示波器观察小信号输入时的输出波形——若出现对称削波说明在线性区若只有单边削波如正半周压缩才是饱和区特征。2.3 实测增益与理论值的典型偏差及归因理论值Av –gm×(ro//RD)在仿真中很准但实测总有差距。我统计了20个同类电路实测增益平均比理论低18%。主要偏差来源有三偏差源理论假设实际情况典型影响寄生电容忽略Cgd、Cgs、PCB走线电容Cgd密勒电容在高频下等效成(1–Av)倍放大显著降低有效增益100kHz以上增益衰减加速RD精度与温漂RD为理想电阻1%精度贴片电阻在自热下阻值漂移可达±3%且温度系数±100ppm/°C增益波动±5%电源内阻VDD为理想电压源LDO输出阻抗约0.1Ω但经PCB走线后在1MHz处感抗达0.5Ω形成负反馈路径低频增益下降2~3dB解决方法不是追求更高精度电阻而是重构电路把RD换成电流源见结构二从根本上消除RD温漂用本地去耦电容100nF X7R 10pF NPO紧贴MOS管VDD引脚压制电源阻抗在输入端串一个小电阻10Ω隔离Cgd密勒效应——这些改动加起来让实测增益与理论值偏差缩至±3%以内。3. 经典结构二电流源负载共源级——用主动器件换被动器件的增益跃迁3.1 为什么电流源能“撑起”更高的增益电阻RD的致命缺陷是它既提供直流偏置又承担交流负载二者不可兼得。你想增大增益就得加大RD但RD↑ → ID↓ → gm↓最终增益反而可能不升反降。电流源则彻底解耦它提供恒定ID保证gm稳定同时呈现极高交流阻抗远超任何物理电阻从而把增益推向理论极限。具体怎么实现最常用的是PMOS电流源负载。以NMOS共源管M1配PMOS电流源M2为例。M2的栅极接M1漏极形成“二极管连接”——这种接法让M2工作在饱和区其漏极电流ID2 ID1且小信号输出阻抗ro2 1/(λ2ID2)。由于λ2通常比NMOS的λ1小PMOS沟道长度调制效应弱ro2往往比ro1大1.5~2倍。关键来了此时M1的交流负载不再是RD而是ro1//ro2。因为M1漏极与M2漏极相连两者输出电阻并联。所以总输出阻抗Rout ro1 // ro2。若ro120kΩro240kΩ则Rout13.3kΩ比单用电阻RD10kΩ时高出33%。更重要的是ro1//ro2的温度系数接近零——ro1随温度升高而下降ro2却因λ2变化率不同而略有上升二者抵消使增益温漂大幅降低。注意M2必须严格匹配M1的宽长比W/L才能保证ID1ID2。实践中我采用“共质心版图”布局将M1和M2分成4个相同的小管交叉排列成2×2矩阵确保工艺梯度影响相互抵消。这样即使晶圆边缘电流匹配误差也能控制在0.5%以内。3.2 增益表达式的重构与跨导失配的量化影响新结构的增益Av –gm1 × (ro1 // ro2)。但gm1不再由RD决定而是由M1的偏置电流ID1独立设定。ID1由M2的尺寸和VGS2决定而VGS2 VDD – VDS1。这引入了一个隐含约束VDS1必须足够大以保证M2也工作在饱和区VSD2 ≥ |VTP| – VGS2。否则M2进入线性区ro2骤降至几十Ω整个高增益设计就崩了。我曾在一个1.8V供电的LDO误差放大器中踩过这个坑。M2的|VTP|0.6VVDD1.8V若VDS1设为0.5V则VGS2 1.8–0.5 1.3VVSD2 VDD – VDS1 1.3V而|VTP|–VGS2 0.6–1.3 –0.7VVSD2 |VTP|–VGS2成立看似OK。但实测发现M2在低温下退出饱和——因为VTP随温度降低而增大约–2mV/°C–40°C时VTP≈–0.68VVSD21.3V |–0.68|–1.3 0.62V计算错了正确判据是VSD2 ≥ |VTP| – VGS2即1.3 ≥ 0.68 – 1.3 –0.62恒成立。真正问题是VDS2 VDD – Vout当Vout接近VDD时VDS2趋近0M2必然退出饱和。解决方案是给M2源极加一个最小压降裕量设计时强制VDS1 ≥ 0.8V。跨导失配的影响更隐蔽。理论上gm1 gm2但工艺偏差会导致Δgm gm1 – gm2 ≠ 0。此时增益修正为Av –gm1 × (ro1//ro2) × [1 – (Δgm/gm1) × (ro1//ro2)/ro2]。当Δgm/gm1 5%时增益损失达8%。因此在高精度应用中必须做共模抑制比CMRR测试输入共模电压扫频观察增益变化Δgm越小CMRR越高。3.3 版图实现中的关键技巧与寄生规避电流源负载的版图不是简单画两个管子。三大寄生必须直面Cgd密勒效应放大M1的Cgd直接跨在高增益节点上其密勒等效电容为Cgd×(1–Av)Av–50时1fF Cgd变成51fF严重限制带宽。对策用“折叠式共源共栅”结构见结构四或在M1漏极加缓冲器。衬底耦合噪声M1和M2若共享衬底M2的开关噪声会通过衬底电容Cbck耦合到M1沟道。实测信噪比恶化10dB。对策为M2单独开N-well并用深N环包围将Cbck降低10倍。匹配性破坏M1和M2的栅极多晶硅电阻不同导致RC延迟差异引起相位偏移。对策将栅极连线做成相同长度、相同宽度的蛇形走线实测相位误差从15°降到2°。我习惯在Cadence Virtuoso里用“Matched Device Generator”工具自动生成匹配单元它会自动添加dummy fingers和guard rings比手动画快3倍匹配精度还更高。4. 经典结构三源极退化共源级——用负反馈换线性度与带宽的务实选择4.1 Rs的作用机制不是削弱增益而是重定义增益初学者常误以为源极加电阻Rs是“浪费增益”其实它是在用可控的增益下降换取更宝贵的性能输入阻抗提升、线性度改善、带宽展宽、偏置稳定性增强。Rs的物理本质是引入局部电流负反馈。我们看小信号模型输入vin加在栅极源极电压vs is×Rs而is gm×vgs vds/ro。但vgs vin – vs代入得is gm×(vin – vs) vds/ro。整理后vs [gm×vin vds/ro] × Rs / (1 gm×Rs Rs/ro)。当Rs 1/gm时典型值Rs1kΩgm2mS1 gm×Rs ≈ gm×Rs此时vs ≈ vin即源极电压几乎跟随输入——这就是源极跟随器的雏形。但此处Rs未完全旁路所以仍是共源结构。增益公式变为Av –gm×(ro//RD) / (1 gm×Rs Rs/ro)。分母中gm×Rs项占主导所以Av ≈ –(ro//RD) / Rs。注意此时增益不再依赖gm而是由RD和Rs的比值决定这意味着你可以用廉价、稳定、低温度系数的薄膜电阻如±25ppm/°C来设定增益彻底摆脱gm的工艺和温度漂移。4.2 旁路电容Cs的选择逻辑与频率响应的精确控制Rs的价值要靠Cs来释放。Cs的作用是让Rs在信号频段内“消失”但在直流偏置点保持存在。Cs的取值不是越大越好而是要精准落在增益平坦区的下边界。时间常数τ Rs × Cs对应的转折频率f 1/(2πRsCs)。若f设得太低如10HzCs需100μF电解电容体积大、ESR高、寿命短若f设得太高如100kHz则音频范围内20Hz–20kHz增益仍受Rs压制达不到设计目标。我的经验公式f_cs f_low × 10其中f_low是系统要求的最低工作频率。例如音频放大器f_low20Hz则f_cs200HzCs 1/(2π×200×1000) ≈ 0.8μF。我选0.68μF X7R陶瓷电容体积小、ESR0.1Ω实测20Hz–20kHz增益波动0.3dB。但Cs带来新问题它与MOS管Cgs形成零点可能引发高频振荡。我曾在一个10MHz采样ADC驱动电路中Cs10nFRs100Ω结果在80MHz处出现峰化。原因是Cs–Cgs零点频率f_z 1/(2π×Cs×Cgs) ≈ 1/(2π×10n×2p) 8GHz本不该影响。但PCB走线电感L_trace≈2nH与Cs形成LC谐振f_r 1/(2π√(L_trace×Cs)) ≈ 1/(2π√(2n×10n)) ≈ 112MHz。解决方法在Cs上并联一个10Ω阻尼电阻或改用更低ESL的MLCC封装0402比0603 ESL低30%。4.3 实测中Rs带来的非线性抑制效果量化验证Rs最被低估的价值是线性度提升。无Rs时MOS管的转移特性iD ∝ (VGS–VT)²二次失真严重加Rs后vgs vin – iD×Rs代入得iD ∝ (vin – iD×Rs – VT)²这是一个隐式方程解出iD对vin的泰勒展开三次项系数大幅降低。我用Keysight PXA信号分析仪做THD测试输入1kHz正弦波输出接50Ω负载。无Rs时THD–42dBc加Rs470Ω后THD降至–68dBc改善26dB。更关键的是THD随输入幅度的变化率从3:1输入↑1dBTHD↑3dB降到1.2:1意味着大信号时失真增长更平缓。提示Rs不能无限加大。当Rs 1/gm时增益Av ≈ –RD/Rs此时若RD有1%误差增益就差1%而原结构中gm误差10%只影响增益10%。所以Rs取值建议在0.3/gm到0.7/gm之间兼顾线性度与增益精度。5. 经典结构四共源共栅级联结构——用第二级管子“屏蔽”密勒效应的终极方案5.1 密勒效应的本质与传统共源级的带宽瓶颈所有共源结构的阿喀琉斯之踵是密勒效应。MOS管的栅漏电容Cgd因增益Av为负等效到输入端的电容为Cgd×(1–Av)。Av–50时1fF Cgd变成51fF与Cgs通常200fF叠加输入电容Cin ≈ 251fF。若驱动源阻抗RS1kΩ则–3dB带宽f3dB 1/(2π×RS×Cin) ≈ 630kHz。想提带宽只能降RS或Cin但RS↓会恶化驱动能力Cin↓又受限于器件物理。共源共栅Cascode的智慧在于用第二个管子M2“挡住”Cgd。M2的源极接M1漏极漏极接VDD栅极接固定偏压VG2。这样M1的漏极电压被M2钳位在近乎恒定的VGS2上vds1 ≈ 0Cgd1上的电压变化Δvds1≈0密勒乘数(1–Av1)≈1Cgd1不再被放大。此时小信号模型中M1的输出阻抗不再是ro1而是ro1×(1gm2×ro2)——这是关键因为M2的源极是M1的负载而M2的源极交流阻抗为1/gm2当ro21/gm2时所以M1看到的负载是ro1 // [1/gm2 ro2] ≈ ro1 // ro2因ro21/gm2。但更准确地说M1的源极输出阻抗被M2抬升了(1gm2×ro2)倍。因此总增益Av –gm1 × [ro1 // (ro2 (1gm2×ro2)×ro1)]简化后Av ≈ –gm1 × ro2当ro2ro1时。5.2 两级偏置的强耦合性与VG2的精确设定方法VG2不是随便给个电压就行。它必须同时满足两个条件对M1VDS1 VG2 – VS1 ≥ VGS1 – VT1保证M1饱和对M2VSD2 VDD – VG2 ≥ |VTP| – VG2保证M2饱和这两个不等式框定了VG2的可行区间。例如VDD5VVT10.7VVTP–0.6VVS10.5VVGS11.2V则VDS1≥0.5V → VG2≥1.0VVSD2≥0.6–VG2 → VG2≥(VDD–0.6)/22.2V。所以VG2必须≥2.2V。但VG2过高M1的VDS1过大功耗增加过低M2退出饱和。最佳点是让M1和M2的VDS都接近其最小饱和压降。我用“自适应偏置”用一个运放比较M1的VDS和预设参考Vref调节VG2使VDS1Vref。Vref设为0.3V对0.18μm工艺这样M1功耗最低M2也远离线性区。5.3 版图与实测中必须直面的三个“隐形杀手”Cascode结构看似完美实测却常败于三个隐形问题M2的栅极噪声注入VG2若由电阻分压产生其热噪声直接耦合到M1漏极。我测过100kΩ上拉电阻在25°C时热噪声密度4nV/√Hz经M1增益放大后输出噪声增加12dB。对策用低噪声LDO给VG2供电或用带隙基准缓冲器噪声密度压到10nV/√Hz以下。衬底偏置效应M1和M2若同衬底M2的VSD变化会调制M1的阈值电压VT1体效应。当M2电流变化10%VT1漂移5mVgm1变化3%。对策为M1单独做P-well并用N guard ring隔离。寄生LC振荡M2漏极到VDD的走线电感L与M2的Cgd2、Cds2形成谐振。某次我用5mil线宽走线L≈0.5nHCgd20.5fF谐振在10GHz本不该影响。但示波器探头电容10pF并联后f_r 1/(2π√(0.5n×10p)) ≈ 2.2GHz实测在2.4GHz处振荡。解决在M2漏极就近加100Ω电阻到VDDQ值从100降到5振荡消失。最后分享一个速查表帮你快速定位四种结构的适用场景场景需求电阻负载电流源负载源极退化共源共栅最高增益★★☆★★★★★☆★★★★最佳线性度★☆★★★★★★★★★最宽带宽★★★★★★★★★★★★最低噪声★★★★★★★★★★★工艺鲁棒性★★★★★★★★★★★★选型没有银弹。我做射频LNA时必用Cascode做音频前置放大首选源极退化做片上运放输入级则用电流源负载——一切取决于你的第一优先级是什么。