尧图网站建设 :uMCP 电路设计指南)
一句话结论uMCP 的电路设计难点不在 UFS 侧而在 DRAM 侧。UFS 只需要 2 ~ 3 对差分走线压力远小于 eMMC 的 11 根并行线真正决定叠层、HDI 阶数与板成本的是 LPDDR4X 那约 60 根单端信号怎么从 0.4 / 0.5 mm pitch 的球阵列里扇出来。而uMCP 相对 eMCP 新增的风险点是多了一路电源VCCQ2、多了一对 REF_CLK 差分时钟、UFS 侧从「上拉 并行等长」变成了「差分阻抗 链路训练」。这三处是 eMCP 工程师转做 uMCP 时最容易出错的地方。适用范围主控同时带UFS Host 控制器M-PHY UniPro与LPDDR4/4X/5 内存控制器的 SoC / AP / 车规座舱与旗舰移动平台器件侧为 JEDEC 标准 uMCPUFS 2.1 / 2.2 / 3.0 / 3.1 LPDDR4 / LPDDR4X / LPDDR5封装 254-ball / 297-ball / 315-ball FBGAUFS 容量 32 GB ~ 1 TBDRAM 4 Gb ~ 64 Gb。不适用的场景若主控缺少 UFS 控制器或 LPDDR 控制器、PCB 预算低于 8 层、板厂不具备激光盲孔与 via-in-pad 能力、或对存储带宽需求低于 300 MB/s请选择eMCPeMMC LPDDR或分立式方案见本系列同族文档。UFS 的带宽优势只有在配合 UFS 控制器与合理的文件系统时才体现得出来。同系列文档文档器件类型关注重点uMCP 电路设计指南本文UFS LPDDR 合封M-PHY 差分、REF_CLK、VCCQ/VCCQ2、297-balleMCP 电路设计指南eMMC LPDDR 合封双总线、五路电源、启动先后、0.5 mm HDI 扇出NAND MCP 电路设计指南裸 NAND DRAM 合封多 die 多 CE、主机侧 FTL、双电源轨eMMC 电路设计指南eMMC 5.0/5.1HS200/HS400、1.8 V VCCQ、DS 选通与等长SD NAND 电路设计指南贴片式 SD NANDSPI/SDIO 双模式、VCC 负载开关断电SPI NOR 电路设计指南串行 NOR FlashQuad/QPI、XIP、DPD 低功耗SPI NAND 电路设计指南串行 NAND Flash片内 ECC、坏块表、主机 FTLPSRAM 电路设计指南伪静态 RAMOPI/HyperBus、刷新与延迟周期阅读建议硬件工程师重点看第 3 章六路电源、第 4 章典型电路、第 11 章检查清单。Layout 工程师重点看第 6 章差分 100 Ω、REF_CLK、HDI 扇出、DRAM 等长。软件工程师重点看第 5 章启动链路、UFS 初始化、链路训练、DRAM 训练。从 eMCP 转过来的工程师请先看第 2 章的「UFS 与 eMMC 的六处关键差异」避免把 eMMC 的经验直接套用。1 · uMCP 器件基础uMCP 把 UFS 存储与 LPDDR 内存装进同一个封装对外呈现两组电气上完全独立的接口。理解「哪些是共用的、哪些是分开的」是画好原理图的前提。uMCP 合封方案 vs 分立UFS LPDDR4X方案050100150200250300占板面积mm²含周边禁布190260需独立设计的电源轨数66高速差分对数量对44BGA 器件贴装次数12X-Ray / AOI 检测点位12链路训练复杂度相对值9090uMCP 合封分立两颗 BGA注面积为量级示意合封 11.5×13 mm 单封装 vs 分立 UFS BGA-153 LPDDR4X BGA-200 加两者间距合封在面积、贴装次数上优势明显代价是替换困难、返修成本高且一旦停产必须整体重新认证。图 1 · uMCP 与分立方案对比uMCP 内部结构两颗 die 分装在同一基板上对外是两组完全独立的总线uMCP 单封装FBGA0.4 / 0.5 mm pitchUFS dieNAND 阵列 UFS 控制器M-PHY / UniPro 物理层对外TX / RX 差分对LPDDR4X die2 channel × 16 bit约 60 根单端 差分 DQS对外DQ / DQS / CA / 控制两者在封装内部「无任何信号互连」封装基板Substrate布线 焊球阵列● 蓝UFS 信号球少量 ● 橙DRAM 信号球大量 ● 灰电源 / 地 / NCUFS 侧串行差分• 2 对差分TX / RX或 4 对2 lane• 加 1 对 REF_CLK 差分时钟• 信号数量极少走线轻松• 但对阻抗、等长、抖动极敏感• 无需上拉电阻与 eMMC 不同• 需链路训练Link StartupLPDDR4X 侧并行单端• 约 60 根单端 差分 DQS• 信号数量多扇出压力大• 字节通道内严格等长• ZQ 校准 ODT Vref 训练• 对电源噪声极敏感• 决定 HDI 阶数与板层数为什么说 uMCP 的难点在 DRAM 侧UFS 只需 4 ~ 6 对差分走线压力很小而 LPDDR4X 的约 60 根单端要从 0.4 / 0.5 mm pitch 的球阵列扇出来才是决定叠层、HDI 阶数与板成本的关键。图 2 · uMCP 内部结构1.1 什么是 uMCPuMCPUFS-based Multi-Chip Package是把一颗 UFS 存储芯片NAND 阵列 UFS 控制器与一颗或多颗低功耗 DRAM dieLPDDR4 / LPDDR4X / LPDDR5封装在同一个 FBGA 基板内的多芯片封装器件。对外它是一颗 BGA内部是两颗各自独立的芯片。它解决的核心问题是在最小的占板面积内提供「存储 内存」的完整组合。相比分立式方案uMCP 节省约 25 % ~ 35 % 的占板面积减少一次 BGA 贴装与一次 X-Ray 检测同时缩短 UFS 与主控之间的走线长度。1.2 与 eMCP 的关系换了存储接口DRAM 侧几乎不变对比项eMCPuMCP对电路设计的影响存储接口eMMC并行单端 11 根UFS串行差分 2 ~ 3 对差异最大阻抗、等长、上拉规则全部改变存储侧电源VCC VCCQ2 路VCC VCCQ VCCQ23 路uMCP 多一路电源与相应的上电时序约束参考时钟由主控提供 CLK单端REF_CLK 差分输入uMCP 需额外走一对差分时钟上拉电阻CMD / DAT 必须上拉无需上拉UFS 侧省掉大量电阻最高带宽HS400400 MB/sHS-G4 2 lane约 2 ~ 4 GB/suMCP 带宽高一个数量级DRAM 侧LPDDR3 / 4 / 4XLPDDR4 / 4X / 5基本相同的规则等长与阻抗略收紧启动链路BootROM → eMMC → SPLBootROM → UFS → SPL流程相似UFS 侧多了链路训练封装球数221 / 254 / 297254 / 297 / 315uMCP 球更多扇出难度略高一句话区分eMCP 与 uMCP 的区别只在存储那一半eMMC 是并行单端UFS 是串行差分。DRAM 那一半LPDDR的设计规则基本一致。所以如果你做过 eMCP转到 uMCP 要重学的是 UFS 侧DRAM 侧的经验可以平移。1.3 封装与球位封装类型球数Pitch典型尺寸典型配置工艺难度FBGA254 ball0.5 mm约 11.5 × 13 mmUFS 2.1 LPDDR4XHDI需 via-in-padFBGA297 ball0.4 / 0.5 mm约 12 × 12 mmUFS 3.1 LPDDR4XHDI 1~2 阶主流配置FBGA315 ball0.4 mm约 12.5 × 13 mmUFS 3.1 LPDDR5 大容量HDI 2 阶难度高uMCP 的球位大致可以分成四个区域理解分区对扇出规划很有帮助UFS 信号区TX / RX 差分对 REF_CLK通常集中在封装的某一个角落球数很少6 ~ 10 个球。DRAM 信号区DQ / DQS / DM / CA / 控制信号球数最多约 60 ~ 70 个球通常占据封装的一侧或两排外圈。电源区VCC / VCCQ / VCCQ2 / VDD1 / VDD2 / VDDQ通常集中在封装中部或某一区域便于去耦电容就近放置。地与 NC地球数量很多散热与回流NC 球按手册处理悬空或接地。球位定义没有「通用表」不同厂商、不同料号的 uMCP球位定义完全不同。同一个 297-ball 封装A 厂的 VCCQ2 在 M12B 厂可能在 T8。原理图符号与封装的球位映射必须逐球对照数据手册核对并安排第二人交叉复核。这是 uMCP 项目里最高风险的单一环节——映射错了板子回来就是砖。1.4 选型要点UFS 版本与主控匹配。主控的 UFS Host 支持的 GearHS-G1/2/3/4与 lane 数决定了能跑多快。UFS 3.1 器件接在只支持 UFS 2.1 的主控上只能降速工作。DRAM 类型与主控匹配。主控内存控制器支持 LPDDR4 还是 LPDDR4X / LPDDR5决定了器件选型。LPDDR4 与 LPDDR4X 的 VDDQ 不同1.1 V vs 0.6 V选错会直接烧器件。容量组合的供货周期。uMCP 是高度定制化的组合某个「8 GB 256 GB」的组合可能只有一家供应商有且生命周期与主控平台绑定。选型时要确认至少两家的可替代料号。温度等级。消费级0 ~ 70 ℃、工业级-40 ~ 85 ℃、车规-40 ~ 105 ℃的价格与供货差异很大按产品定位选。封装与板厂能力对齐。0.4 mm pitch 需要 HDI 2 阶 via-in-pad 树脂塞孔电镀填平投板前必须书面确认板厂能做。UFS 与 eMMC 接口形态对比为什么 uMCP 的 UFS 侧反而是「简单」的那一半eMMC并行单端11 根信号CLKCMDDAT0DAT1DAT2DAT3DAT4DAT5DAT6DAT7DS单端 50 Ω组内等长需上拉电阻需 DS 选通HS400速率上限HS400 400 MB/s200 MHz DDR × 8 bit信号多、速率低、对阻抗相对宽容UFS串行差分2 ~ 3 对TX0DP / DNRX0DP / DNREF_CLK差分时钟差分 100 Ω对内等长无需上拉需链路训练后才能切到 HS速率HS-G4 11.6 Gbps/lane2 lane 全双工聚合 23.3 GbpsUFS 用「更少的线、更高的速率」换来了带宽信号数量从 11 根降到 2 ~ 3 对但对阻抗连续性、等长、抖动的容差收得极紧。图 3 · UFS 与 eMMC 接口形态对比2 · 接口与工作模式uMCP 的 UFS 侧与 DRAM 侧在协议层毫无关系但在物理层共用一块基板、共用一组地、共用同一个散热路径。这一章先讲 UFS 那套从 eMMC 完全不同的接口逻辑再讲 DRAM 侧相对 eMCP 基本不变的部分。UFS 协议栈四层结构硬件工程师只需关心最底两层应用层UFS Command SetSCSI 精简指令集读 / 写 / 查询描述符 / 标志位软件栈与硬件无关传输层UTPUFS Transport Protocol把 SCSI 命令打包成 UPIU管理任务队列与 LU软件栈与硬件无关链路层UniProUnified Protocol数据链路、流控、错误恢复、电源模式管理Hibern8影响低功耗行为与唤醒时序物理层M-PHYMIPI差分串行收发、速率档位协商、链路训练Link Startup硬件直接相关阻抗、等长、抖动、REF_CLK硬件设计只需要管好 M-PHY 这一层把差分走线做对、把 REF_CLK 供对、把电源供干净上面三层的协议由主控与器件自动完成。图 4 · UFS 协议栈分层2.1 UFS 协议栈硬件只需关心 M-PHYUFS 的协议栈分四层硬件工程师只需要把最底层的 M-PHY 物理层做对上面三层由主控与器件自动完成。这个分工很重要——遇到存储问题时先判断是硬件层M-PHY还是协议层避免用软件的思路去查硬件问题。物理层 M-PHY差分串行收发、速率档位协商、链路训练。硬件直接相关——阻抗、等长、抖动、REF_CLK 都在这里。链路层 UniPro数据链路、流控、错误恢复、电源模式管理Hibern8 低功耗态。影响休眠唤醒时序。传输层 UTP把 SCSI 命令打包成 UPIU管理任务队列与逻辑单元LU。应用层 UFS Command Set精简的 SCSI 指令集读 / 写 / 查询描述符 / 标志位。2.2 M-PHY 速率档位M-PHY 有两套模式PWMPulse Width Modulation用于上电初始化与省电HSHigh Speed用于正常工作。速率是协商出来的不是固定的——上电后先跑最低速的 PWM-G1再由双方按能力协商切到最高可用档。M-PHY 速率档位PWM 用于初始化与省电HS 用于正常工作024681012Gbps/lanePWM-G10.2HS-G11.5HS-G22.9HS-G35.8HS-G411.6速率是「协商」出来的不是固定的上电后先跑 PWM-G1再由双方按能力协商切到最高可用档。跑不到最高档几乎都是硬件问题协商结果低于预期时先查差分阻抗、REF_CLK 与电源噪声。图 5 · M-PHY 速率档位档位速率Gbps/lane编码有效带宽MB/s/lane说明PWM-G10.2 ~ 0.4——初始化模式也用于极低功耗HS-G11.25 ~ 1.468b10b约 145UFS 2.0 最低档兼容性兜底HS-G22.50 ~ 2.928b10b约 290UFS 2.0 / 2.1 常用档HS-G35.00 ~ 5.838b10b约 580UFS 2.1 最高档HS-G410.0 ~ 11.678b10b约 1160UFS 3.0 / 3.1 档位需 SI 达标关于带宽的几个常见误解「UFS 3.1 23.3 Gbps」这个数字是 2 lane 的聚合值不是单 lane。单 lane 是 11.67 Gbps2 lane 聚合 23.3 Gbps。8b10b 编码有 20 % 开销11.67 Gbps 的有效数据率约为 9.33 Gbps ≈ 1160 MB/s per lane。顺序读写的实测值远低于理论值UFS 3.1 的 2 lane 理论约 2330 MB/s旗舰手机实测约 1800 ~ 2100 MB/s这是正常的。速率是协商结果不是器件保证值。如果硬件没做好阻抗差、REF_CLK 抖动大器件会自动降到低速档表现为「UFS 3.1 跑出了 UFS 2.0 的速度」。2.3 差分对与 lane 配置信号方向数量说明TX_DP / TX_DN主控 → 器件1 ~ 2 对下行发送差分对lane 数由版本决定RX_DP / RX_DN器件 → 主控1 ~ 2 对上行接收差分对与 TX 独立构成全双工REF_CLK可选差分主控 → 器件1 对或单端参考时钟频率固定19.2 / 26 / 38.4 MHzRST_n主控 → 器件1 根低有效硬件复位全双工带来的布线优势UFS 的 TX 与 RX 是两组独立的差分对收发可以同时进行互不干扰。这意味着TX 与 RX 之间不需要严格等长它们是不同方向的独立链路只需要各自对内等长。这与 eMMC 的半双工完全不同——eMMC 的 CLK/CMD/DAT 是共享总线必须组内等长。但 TX 与 RX 的长度差也不宜过大建议控制在数英寸以内避免时序偏差累积。2.4 REF_CLK 参考时钟这是eMCP 工程师最容易踩的坑eMMC 的 CLK 是「传输时钟」主控可以随时降频、暂停甚至关掉而 UFS 的 REF_CLK 是「参考时钟」频率固定、必须持续供给器件用它来锁相生成内部的高速时钟。项目要求说明频率19.2 MHz最常见、26 MHz、38.4 MHz由器件型号决定务必查手册不可想当然供给方式主控输出或独立的时钟发生器需确认主控是否能在休眠状态下保持输出是否可门控不可链路活动期间关掉 REF_CLK 会导致链路中断需要重新训练信号形态差分或单端按手册差分抗干扰更好优先选差分幅度按主控 / 器件手册通常为几百 mV 到 1.8 V 量级抖动要求按手册通常要求较低抖动超标会直接导致 HS 模式训练失败走线按差分处理全程有完整参考地远离开关电源、射频与高速数据线REF_CLK 的三个致命错误频率选错。19.2 MHz 与 26 MHz 的器件不能互换接错了链路根本建不起来。当成可以门控的时钟。为了省电把 REF_CLK 关掉唤醒后链路需要重新训练表现为「休眠唤醒后存储卡死」。走线不当。把 REF_CLK 当成普通低速信号随便走紧挨开关电源或射频线抖动超标后只能降到低速档运行。2.5 Link Startup链路训练流程UFS 上电后必须先完成链路训练在此之前存储完全不可访问。这一点与 eMMC 完全不同——eMMC 上电后主控直接给时钟、发命令就能通信。M-PHY Link StartupUFS 上电后必经的握手流程① 电源与复位VCC/VCCQ/VCCQ2 就绪释放 RST_n步骤 1② REF_CLK 稳定19.2 / 26 / 38.4 MHz必须持续供给步骤 2③ PWM 模式建立DME_RESET 后进入PWM-G1 最低速步骤 3④ 属性协商读 Device 描述符确认 Gear / lane 能力步骤 4⑤ 切到 HS 模式速率跃迁到HS-G3 / HS-G4步骤 5⑥ 链路可用UTP 层开始收发 UPIU步骤 6Link Startup 失败的典型表现• 停在 PWM 模式不切 HS → 速率只有几十 MB/s• 反复 DME_RESET → REF_CLK 不稳或电源噪声• 完全无响应 → RST_n 未释放或电源缺失• 协商档位低于预期 → 差分阻抗 / 等长不达标REF_CLK 是这一流程的前提• 频率由硬件决定必须按器件手册选取• 必须持续供给不能像 eMMC 的 CLK 那样门控• 幅度与抖动超标会直接导致训练失败• 走线按差分处理远离干扰源与 eMMC 的差别eMMC 上电后由主控直接给时钟、发命令即可UFS 必须先完成这套链路训练在此之前存储完全不可访问。图 6 · Link Startup 链路训练流程Link Startup 失败时的排查方向链路训练失败的表现是「存储完全不存在」而不是「速率慢」。遇到这种情况按以下顺序查六路电源是否全部到位、顺序是否正确用示波器多通道抓。REF_CLK 是否有输出、频率是否正确、是否持续供给。RST_n 是否正确释放低有效未释放时器件一直处于复位。差分走线的阻抗与对内等长是否达标。前三项占了实际故障的绝大多数第 4 项只在设计本身有缺陷时才是主因。2.6 低功耗模式UFS 相比 eMMC 有更丰富的电源状态管理主要通过Hibern8深度休眠实现。硬件设计上需要关注Hibern8 进入 / 退出由链路层协议控制硬件无需干预但要保证退出时电源已恢复稳定。休眠期间 VCCQ / VCCQ2 可以掉电部分器件支持但掉电后唤醒需要重新做链路训练唤醒时间会变长。REF_CLK 在 Hibern8 期间的处理按器件手册有些器件允许关闭有些要求保持——这直接决定休眠功耗。DRAM 侧的自刷新与 UFS 侧的低功耗态是两套独立机制休眠流程要分别处理。2.7 UFS 与 eMMC 的六处关键差异如果你做过 eMCP转到 uMCP 时请把下面这张图记牢。这六处差异是eMMC 经验不能直接套用的地方。从 eMCP 转到 uMCP 必须重学的六处差异差异 1 · 信号形态eMMC11 根并行单端UFS2 ~ 3 对串行差分阻抗从单端 50 Ω 变成差分 100 Ω等长从「组内等长」变成「对内等长」差异 2 · 上拉电阻eMMCCMD / DAT 必须上拉UFS完全不需要上拉UFS 侧省掉 8 ~ 9 颗电阻但也意味着不能再靠上拉救信号差异 3 · 时钟eMMC主控给 CLK可随时降频UFSREF_CLK 固定频率必须常供REF_CLK 是参考时钟不是传输时钟关掉它链路就断差异 4 · 电源路数eMMCVCC VCCQ 两路UFSVCC VCCQ VCCQ2 三路多出的 VCCQ2 通常由内部 LDO 从 VCCQ 产生外部接旁路电容差异 5 · 握手流程eMMC发命令即可通信UFS必须先做 Link Startup链路训练失败时表现是「存储完全不存在」而不是「速率慢」差异 6 · 双工方式eMMC半双工读写不能同时UFS全双工读写可并行这是 UFS 带宽优势的核心来源也是功耗估算要考虑的点注以上为 UFS 与 eMMC 在硬件设计层面的主要差异协议与命令集的差异由软件栈处理不影响原理图与 Layout。图 7 · UFS 与 eMMC 的六处关键差异3 · 电源系统设计uMCP 需要六路独立电源三路给 UFSVCC / VCCQ / VCCQ2三路给 LPDDRVDD1 / VDD2 / VDDQ。这是它比 eMCP 复杂的地方——多一路电源就多一份上电时序约束、多一组去耦电容、多一处出错的可能。uMCP 六路电源域三路给 UFS三路给 DRAM「互不合并」PMIC六路输出 时序控制VCCVCCQVCCQ2VDD1VDD2VDDQuMCP 器件UFS 侧3 路VCC · VCCQ · VCCQ2差分对 REF_CLK信号少但速率高LPDDR4X 侧3 路VDD1 · VDD2 · VDDQ约 60 根单端 DQS信号多电流大绝对不能做的事• 把 VCCQ 与 VDDQ 并为一路• 把 VCCQ2 与外部 1.8 V 直连若内部 LDO• 忽略 VCCQ2 的上电顺序要求• 用 5 % 精度的电阻做 ZQ 校准去耦电容布置原则• 每个电源球一组优先放器件背面• VDDQ0.6 V裕量最小优先级最高• VCCQ2 旁路电容容值严格按手册• 每颗电容至少一个独立地过孔• 大容值储能电容每路 1 ~ 2 颗六路电源看似复杂但有个记忆方法三路管存储VCC/VCCQ/VCCQ2、三路管内存VDD1/VDD2/VDDQ各自独立各自的去耦与时序都要单独设计。图 8 · uMCP 六路电源域架构3.1 六路电源域详解电源轨归属典型电压容差作用设计要点VCCUFS2.4 ~ 3.6 V2.5 / 3.3 V±10 %UFS NAND 核心与内部电路电流相对小注意上电顺序VCCQUFS1.14 ~ 1.26 V 或 1.7 ~ 1.95 V±5 %UFS 控制器 / IO 电平UFS 3.x 多为 1.2 VVCCQ2UFS1.7 ~ 1.95 V1.8 V±5 %M-PHY 模拟部分uMCP 独有常由内部 LDO 从 VCCQ 产生VDD1LPDDR1.70 ~ 1.95 V1.8 V±5 %DRAM 核心 / 阵列大电流注意路径压降VDD2LPDDR1.06 ~ 1.17 V1.1 V±3 % 级DRAM 核心 / 外围大电流突发特性明显VDDQLPDDRLPDDR4: 1.1 V / 4X:0.6 V±3 % 级DRAM IO 电平裕量最小去耦要求最严VCCQ2 是 uMCP 相对 eMCP 最容易漏掉的一路很多从 eMCP 转过来的工程师会下意识地按「两路存储电源」设计结果漏掉 VCCQ2。这一路给 M-PHY 的模拟部分供电漏了它 UFS 侧直接不工作。关键问题在于VCCQ2 经常是由器件内部的 LDO 从 VCCQ 升压产生的。这种情况下外部不需要提供 1.8 V 给 VCCQ2 引脚但器件会引出一个VDDiQ2或类似命名的引脚要求外部接一颗旁路电容典型 1 µF容值严格按手册如果误把这个引脚接到外部 1.8 V会与内部 LDO 冲突可能损坏器件。做法逐球核对数据手册确认该料号的 VCCQ2 是「外部供电」还是「内部 LDO 外部旁路电容」。3.2 上电时序uMCP 的上电时序可以概括为三段式电源按顺序斜升 → REF_CLK 建立并稳定 → 释放 RST_n。每一段都有明确的前置条件。uMCP 上电时序三段式——电源斜升 → REF_CLK 稳定 → 释放复位VCCVCCQVCCQ2VDD1VDD2VDDQREF_CLK持续供给RST_n释放说明① 六路电源按 VCC → VCCQ → VCCQ2 → VDD1 / VDD2 / VDDQ 的顺序依次斜升每路都应单调上升。② REF_CLK 必须在复位释放前就稳定输出并且之后持续供给不能门控。③ RST_n 在所有电源稳定之后再释放释放后器件才开始 Link Startup。图 9 · uMCP 上电时序阶段动作关键约束违反后果① 电源斜升六路电源按 VCC → VCCQ → VCCQ2 → VDD1/VDD2/VDDQ 依次上升每路单调上升斜升时间在手册范围内内部复位电路误动作器件状态不确定② 时钟建立REF_CLK 起振并稳定必须在 RST_n 释放前稳定链路训练失败或只能跑低速档③ 释放复位RST_n 由低变高所有电源稳定后再释放留足余量初始化失败存储完全不可见④ 链路训练器件自动完成 Link Startup硬件无需干预但需电源与时钟达标协商降档或链路建立失败⑤ DRAM 训练由 SPL 软件完成UFS 必须先可用SPL 存在 UFS 里系统卡在 SPL 阶段下电时序同样重要下电顺序通常与下电相反且要避免反向电流当某一路电源已经掉电而另一路仍然带电时电流可能通过器件内部的 ESD 保护二极管倒灌造成闩锁Latch-up甚至永久损坏。设计时要确认 PMIC 是否支持受控的下电顺序若不关闭某路电源比如常开的 1.8 V要核算倒灌电流是否在器件允许范围内。3.3 去耦设计电源轨高频去耦储能电容数量布局要求VCC100 nF0402 / 02014.7 ~ 10 µF2 ~ 4 1紧靠 VCC 球背面优先VCCQ100 nF1 ~ 4.7 µF2 ~ 4 1紧靠 VCCQ 球VCCQ2 / VDDiQ2按手册常为 100 nF按手册常为 1 µF按手册容值不可随意更改紧靠引脚VDD1100 nF4.7 ~ 10 µF4 ~ 6 1~2紧靠 VDD1 球VDD2100 nF4.7 ~ 10 µF4 ~ 6 1~2紧靠 VDD2 球VDDQ100 nF1 ~ 4.7 µF4 ~ 8 1~2优先级最高0.6 V 裕量最小去耦设计的三个要点安装电感比容值更重要。0201 / 0402 小封装 紧靠球 独立地过孔比用大容值但远离器件有效得多。注意直流偏压衰减。X5R 介质在额定工作电压下实际容值会大幅下降选型时按工作电压下的有效容值核算留 2 倍余量。优先放背面。0.4 / 0.5 mm pitch 的 BGA 正面扇出空间极紧去耦电容放器件正下方背面回路最短。3.4 功耗估算uMCP 的功耗由四部分组成做电源选型与热设计时需要分别估算功耗来源典型量级特性对设计的影响UFS NAND 读写数百 mW瞬态突发性读写时集中影响 VCC 的瞬态响应要求UFS M-PHY 链路数十 ~ 上百 mW与速率档位强相关高速档位下功耗明显上升DRAM 读写数百 mW ~ 1 W 级突发性与带宽相关决定 VDD1 / VDD2 的电流能力DRAM 自刷新数 mW ~ 数十 mW持续休眠时的主要功耗决定待机功耗功耗估算的实用建议不要试图从数据手册的「典型值」推算整机功耗——UFS 与 DRAM 的功耗都是强负载相关的。正确做法是先按数据手册的最大值做电源选型与热设计保证最坏情况不超标样机出来后用实际业务场景连续读写、视频录制、游戏加载测整机功耗反推各部分占比把实测数据作为下一版设计的依据形成自己项目的功耗基线表。4 · 典型应用电路uMCP 的原理图本身并不复杂——总共就是「2 ~ 3 对差分 1 对 REF_CLK 约 60 根 DRAM 信号 六路电源」。难点在于每个细节都不能想当然UFS 侧不用上拉DRAM 侧 ZQ 必须 1 %VCCQ2 的处理要逐球核对。4.1 UFS 侧电路UFS 侧参考电路差分对、REF_CLK、RST_n、VCCQ2 旁路SoC / APUFS Host LPDDR 控制器uMCP · UFS 侧M-PHY UFS 控制器100 Ω 差分TX0_DP / DN→主控发送器件接收100 Ω 差分RX0_DP / DN←器件发送主控接收REF_CLK→参考时钟持续供给RST_n→低有效复位VCCQ2 处理关键若器件内部集成 LDO外部不供 1.8 V只在 VDDiQ2 引脚接 1 µF 旁路电容容值按手册。误接外部电源会与内部 LDO 冲突。注UFS 侧无需任何上拉电阻是否需要外部 AC 耦合电容取决于器件与主控M-PHY HS 模式通常已集成在片内。图 10 · UFS 侧参考电路信号 / 网络处理方式常见错误TX_DP / TX_DN差分对直连100 Ω 差分阻抗对内等长 ≤ 5 mil按单端走线对内不等长RX_DP / RX_DN同上与 TX 独立不需要与 TX 等长把 TX 与 RX 做等长没必要REF_CLK按手册频率19.2 / 26 / 38.4 MHz持续供给按差分处理频率选错当成可门控时钟关掉RST_n低有效由 GPIO 或 PMIC 控制按手册加上拉或下拉悬空极性搞反VCC按手册电压2.5 / 3.3 V加去耦电压档位选错VCCQ按手册电压1.2 / 1.8 V加去耦与 VDDQ 共用一路电源VCCQ2 / VDDiQ2逐球核对手册内部 LDO 型只接旁路电容外部供电型才接 1.8 V误接外部电源到内部 LDO 引脚上拉电阻不需要沿用 eMMC 习惯加上拉UFS 侧最致命的两个错误给 VDDiQ2 接了外部 1.8 V。当器件内部集成了 VCCQ2 的 LDO 时VDDiQ2 只是 LDO 的输出引脚外部只需要接旁路电容。如果误接到外部 1.8 V 电源会与内部 LDO 打架轻则工作异常重则损坏器件。沿用 eMMC 习惯加了上拉电阻。UFS 的差分信号完全不需要上拉。加上拉不仅没用还会破坏差分阻抗导致信号质量下降。这个错误在从 eMCP 转过来的项目里非常常见。4.2 LPDDR4X 侧电路LPDDR4X 侧的规则与 eMCP 中的 DRAM 侧基本一致这里只强调几处容易出错的地方。LPDDR4X 侧参考电路ZQ 校准、控制信号默认电平、去耦ZQ 校准电阻ZQ ── 240 Ω ±1 % ──→ VDDQ精度必须 1 %不可用 5 % 替代紧靠器件放置走线尽可能短它是驱动强度与 ODT 的校准基准控制信号默认电平• RESET_n外部下拉确保上电期间为低• CKE外部下拉上电期间保持低• ODT_CA固定接 VDD2 或 VSS不悬空• CS / CLK按主控要求处理三路 DRAM 电源去耦• VDDQ0.6 V优先级最高4 ~ 8 颗• VDD21.1 V4 ~ 6 颗 储能• VDD11.8 V4 ~ 6 颗 储能• 全部放背面每颗独立地过孔信号分组与等长单位DQ / DM / DQS每字节通道内等长≤ 20 ~ 25 milCA命令地址与 CLK 等长按主控手册CLK 差分对对内等长≤ 5 mil字节通道之间相对宽松≤ 100 ~ 200 milLPDDR4 与 LPDDR4X 不能混用两者 VDDQ 不同1.1 V vs 0.6 V按 LPDDR4 设计去供 LPDDR4X 的料会直接过压损坏。选型、原理图标注、BOM、贴片生产四处都要核对。LPDDR5 的额外注意点LPDDR5 引入 WCK 差分时钟、DVFS 电源管理及更严格的 Vref 训练要求电源与 Layout 规则都需重新核对。若项目用 LPDDR5本图仅作为概念参考。图 11 · LPDDR4X 侧参考电路项目要求说明ZQ 电阻240 Ω ±1 %紧靠器件驱动强度与 ODT 的校准基准精度不足会表现为「训练勉强通过但读写不稳定」ODT_CA固定接 VDD2 或 VSS不可悬空LPDDR4X 中该引脚被忽略但必须固定电平RESET_n外部下拉确保上电期间为低避免上电期间 DRAM 进入不确定状态CKE外部下拉上电期间保持低同上VDDQ 电压LPDDR41.1 V / LPDDR4X0.6 V选错会直接烧器件去耦每路电源球一组VDDQ 优先级最高0.6 V 的噪声裕量极小4.3 完整系统连接uMCP å®æ´ç³»ç»è¿æ¥å¾ï¼ä¸¤æ¡æ»çº¿ å è·¯çµæº ä¸è·¯åèæ¶éPMICï¼å è·¯ æ¶åºï¼VCC VCCQ VCCQ2 VDD1 VDD2 VDDQå è·¯çµæºSoC / AP• UFS Hostï¼M-PHY UniPro５ LPDDR4X æ§å¶å¨• REF_CLK è¾åº• GPIOï¼RST_n çï¼å é¨ SRAMBootROM å¨æ¤æ§è¡è£ ä¸ä¸å®æ´ DRAMåå§å代ç uMCPUFSï¼åå¨ï¼TX / RX å·®å · REF_CLKVCC · VCCQ · VCCQ2é Link StartupLPDDR4Xï¼å åï¼çº¦ 60 æ ¹å端 DQSVDD1 · VDD2 · VDDQé PHY è®ç» ZQ æ ¡åUFSï¼2 ~ 3 对差å100 Ω · æ éä¸æLPDDR4Xï¼çº¦ 60 æ ¹å端40 Ω · åèééçé¿REF_CLKï¼19.2 / 26 / 38.4 MHzï¼å¿ é¡»æç»ä¾ç»è¿å¼ å¾çä¸ä¸ªè¦ç¹1. 两æ¡æ»çº¿「å®å ¨ç¬ç«」å°åãæ°æ®ãæ§å¶ãçµæºé½ä¸å ±äº«ï¼åªæ VSS æ¯å ±ç¨ç2. UFS 侧信å·å°ï¼DRAM 侧信å·å¤ï¼æåºååå¨åè 3. å 让 UFS å¯ç¨ï¼æè½å è½½ SPLï¼ææ DRAM è®ç»å è·¯çµæº 2 ~ 3 对差å 1 对 REF_CLK 约 60 æ ¹ DRAM ä¿¡å· ââ è¿å°±æ¯ uMCP åçå¾çå ¨é¨ã图 12 · uMCP 完整系统连接4.4 原理图自检要点六路电源全部有来源无遗漏、无错接VCCQ2 的处理方式已按数据手册逐球确认内部 LDO 还是外部供电REF_CLK 的频率、来源、是否可门控已确认RST_n 的极性与上下拉已确认UFS 侧没有加上拉电阻ZQ 电阻是 240 Ω±1 %LPDDR4X 的 VDDQ 按0.6 V设计不是 1.1 V每条电源轨都预留了可测量的测试点去耦电容按「每个电源球一组」放足封装球位与原理图符号的映射已由第二人交叉核对后续章节请下载「芯参谋」查看……篇幅原因, 还有11章· 详见芯参谋→方案设计当前分享仅开放前5章正文。详细资料请在芯参谋客户端中打开完整文档。打开路径解决方案应用市场分析 - 原理方案设计 - 存储DRAM合封系列产品方案 - uMCP_电路设计指南 下载芯参谋客户端(免费查看)相关报告 · 1电锯(Electric Saw)_市场分析市场应用分析样机通过量产失败_差异对照清单调试解决方案PMSM永磁同步电机驱动电路设计指南原理方案设计SPI_NOR_首次启动失败_样机排查调试解决方案RS485收发器(RS-485)_市场分析市场应用分析相关报告 · 2PPI_NOR_并行NOR_扇区保护功能_设计方案调试解决方案基于芯片UID的产品加密方案_技术报告调试解决方案Linux_SPI_NOR_驱动开发指南原理方案设计胎心监护仪(Fetal Monitor)_市场分析市场应用分析电动两轮车(E-scooter)_市场分析市场应用分析 芯参谋(44):uMCP 电路设计指南
一句话结论uMCP 的电路设计难点不在 UFS 侧而在 DRAM 侧。UFS 只需要 2 ~ 3 对差分走线压力远小于 eMMC 的 11 根并行线真正决定叠层、HDI 阶数与板成本的是 LPDDR4X 那约 60 根单端信号怎么从 0.4 / 0.5 mm pitch 的球阵列里扇出来。而uMCP 相对 eMCP 新增的风险点是多了一路电源VCCQ2、多了一对 REF_CLK 差分时钟、UFS 侧从「上拉 并行等长」变成了「差分阻抗 链路训练」。这三处是 eMCP 工程师转做 uMCP 时最容易出错的地方。适用范围主控同时带UFS Host 控制器M-PHY UniPro与LPDDR4/4X/5 内存控制器的 SoC / AP / 车规座舱与旗舰移动平台器件侧为 JEDEC 标准 uMCPUFS 2.1 / 2.2 / 3.0 / 3.1 LPDDR4 / LPDDR4X / LPDDR5封装 254-ball / 297-ball / 315-ball FBGAUFS 容量 32 GB ~ 1 TBDRAM 4 Gb ~ 64 Gb。不适用的场景若主控缺少 UFS 控制器或 LPDDR 控制器、PCB 预算低于 8 层、板厂不具备激光盲孔与 via-in-pad 能力、或对存储带宽需求低于 300 MB/s请选择eMCPeMMC LPDDR或分立式方案见本系列同族文档。UFS 的带宽优势只有在配合 UFS 控制器与合理的文件系统时才体现得出来。同系列文档文档器件类型关注重点uMCP 电路设计指南本文UFS LPDDR 合封M-PHY 差分、REF_CLK、VCCQ/VCCQ2、297-balleMCP 电路设计指南eMMC LPDDR 合封双总线、五路电源、启动先后、0.5 mm HDI 扇出NAND MCP 电路设计指南裸 NAND DRAM 合封多 die 多 CE、主机侧 FTL、双电源轨eMMC 电路设计指南eMMC 5.0/5.1HS200/HS400、1.8 V VCCQ、DS 选通与等长SD NAND 电路设计指南贴片式 SD NANDSPI/SDIO 双模式、VCC 负载开关断电SPI NOR 电路设计指南串行 NOR FlashQuad/QPI、XIP、DPD 低功耗SPI NAND 电路设计指南串行 NAND Flash片内 ECC、坏块表、主机 FTLPSRAM 电路设计指南伪静态 RAMOPI/HyperBus、刷新与延迟周期阅读建议硬件工程师重点看第 3 章六路电源、第 4 章典型电路、第 11 章检查清单。Layout 工程师重点看第 6 章差分 100 Ω、REF_CLK、HDI 扇出、DRAM 等长。软件工程师重点看第 5 章启动链路、UFS 初始化、链路训练、DRAM 训练。从 eMCP 转过来的工程师请先看第 2 章的「UFS 与 eMMC 的六处关键差异」避免把 eMMC 的经验直接套用。1 · uMCP 器件基础uMCP 把 UFS 存储与 LPDDR 内存装进同一个封装对外呈现两组电气上完全独立的接口。理解「哪些是共用的、哪些是分开的」是画好原理图的前提。uMCP 合封方案 vs 分立UFS LPDDR4X方案050100150200250300占板面积mm²含周边禁布190260需独立设计的电源轨数66高速差分对数量对44BGA 器件贴装次数12X-Ray / AOI 检测点位12链路训练复杂度相对值9090uMCP 合封分立两颗 BGA注面积为量级示意合封 11.5×13 mm 单封装 vs 分立 UFS BGA-153 LPDDR4X BGA-200 加两者间距合封在面积、贴装次数上优势明显代价是替换困难、返修成本高且一旦停产必须整体重新认证。图 1 · uMCP 与分立方案对比uMCP 内部结构两颗 die 分装在同一基板上对外是两组完全独立的总线uMCP 单封装FBGA0.4 / 0.5 mm pitchUFS dieNAND 阵列 UFS 控制器M-PHY / UniPro 物理层对外TX / RX 差分对LPDDR4X die2 channel × 16 bit约 60 根单端 差分 DQS对外DQ / DQS / CA / 控制两者在封装内部「无任何信号互连」封装基板Substrate布线 焊球阵列● 蓝UFS 信号球少量 ● 橙DRAM 信号球大量 ● 灰电源 / 地 / NCUFS 侧串行差分• 2 对差分TX / RX或 4 对2 lane• 加 1 对 REF_CLK 差分时钟• 信号数量极少走线轻松• 但对阻抗、等长、抖动极敏感• 无需上拉电阻与 eMMC 不同• 需链路训练Link StartupLPDDR4X 侧并行单端• 约 60 根单端 差分 DQS• 信号数量多扇出压力大• 字节通道内严格等长• ZQ 校准 ODT Vref 训练• 对电源噪声极敏感• 决定 HDI 阶数与板层数为什么说 uMCP 的难点在 DRAM 侧UFS 只需 4 ~ 6 对差分走线压力很小而 LPDDR4X 的约 60 根单端要从 0.4 / 0.5 mm pitch 的球阵列扇出来才是决定叠层、HDI 阶数与板成本的关键。图 2 · uMCP 内部结构1.1 什么是 uMCPuMCPUFS-based Multi-Chip Package是把一颗 UFS 存储芯片NAND 阵列 UFS 控制器与一颗或多颗低功耗 DRAM dieLPDDR4 / LPDDR4X / LPDDR5封装在同一个 FBGA 基板内的多芯片封装器件。对外它是一颗 BGA内部是两颗各自独立的芯片。它解决的核心问题是在最小的占板面积内提供「存储 内存」的完整组合。相比分立式方案uMCP 节省约 25 % ~ 35 % 的占板面积减少一次 BGA 贴装与一次 X-Ray 检测同时缩短 UFS 与主控之间的走线长度。1.2 与 eMCP 的关系换了存储接口DRAM 侧几乎不变对比项eMCPuMCP对电路设计的影响存储接口eMMC并行单端 11 根UFS串行差分 2 ~ 3 对差异最大阻抗、等长、上拉规则全部改变存储侧电源VCC VCCQ2 路VCC VCCQ VCCQ23 路uMCP 多一路电源与相应的上电时序约束参考时钟由主控提供 CLK单端REF_CLK 差分输入uMCP 需额外走一对差分时钟上拉电阻CMD / DAT 必须上拉无需上拉UFS 侧省掉大量电阻最高带宽HS400400 MB/sHS-G4 2 lane约 2 ~ 4 GB/suMCP 带宽高一个数量级DRAM 侧LPDDR3 / 4 / 4XLPDDR4 / 4X / 5基本相同的规则等长与阻抗略收紧启动链路BootROM → eMMC → SPLBootROM → UFS → SPL流程相似UFS 侧多了链路训练封装球数221 / 254 / 297254 / 297 / 315uMCP 球更多扇出难度略高一句话区分eMCP 与 uMCP 的区别只在存储那一半eMMC 是并行单端UFS 是串行差分。DRAM 那一半LPDDR的设计规则基本一致。所以如果你做过 eMCP转到 uMCP 要重学的是 UFS 侧DRAM 侧的经验可以平移。1.3 封装与球位封装类型球数Pitch典型尺寸典型配置工艺难度FBGA254 ball0.5 mm约 11.5 × 13 mmUFS 2.1 LPDDR4XHDI需 via-in-padFBGA297 ball0.4 / 0.5 mm约 12 × 12 mmUFS 3.1 LPDDR4XHDI 1~2 阶主流配置FBGA315 ball0.4 mm约 12.5 × 13 mmUFS 3.1 LPDDR5 大容量HDI 2 阶难度高uMCP 的球位大致可以分成四个区域理解分区对扇出规划很有帮助UFS 信号区TX / RX 差分对 REF_CLK通常集中在封装的某一个角落球数很少6 ~ 10 个球。DRAM 信号区DQ / DQS / DM / CA / 控制信号球数最多约 60 ~ 70 个球通常占据封装的一侧或两排外圈。电源区VCC / VCCQ / VCCQ2 / VDD1 / VDD2 / VDDQ通常集中在封装中部或某一区域便于去耦电容就近放置。地与 NC地球数量很多散热与回流NC 球按手册处理悬空或接地。球位定义没有「通用表」不同厂商、不同料号的 uMCP球位定义完全不同。同一个 297-ball 封装A 厂的 VCCQ2 在 M12B 厂可能在 T8。原理图符号与封装的球位映射必须逐球对照数据手册核对并安排第二人交叉复核。这是 uMCP 项目里最高风险的单一环节——映射错了板子回来就是砖。1.4 选型要点UFS 版本与主控匹配。主控的 UFS Host 支持的 GearHS-G1/2/3/4与 lane 数决定了能跑多快。UFS 3.1 器件接在只支持 UFS 2.1 的主控上只能降速工作。DRAM 类型与主控匹配。主控内存控制器支持 LPDDR4 还是 LPDDR4X / LPDDR5决定了器件选型。LPDDR4 与 LPDDR4X 的 VDDQ 不同1.1 V vs 0.6 V选错会直接烧器件。容量组合的供货周期。uMCP 是高度定制化的组合某个「8 GB 256 GB」的组合可能只有一家供应商有且生命周期与主控平台绑定。选型时要确认至少两家的可替代料号。温度等级。消费级0 ~ 70 ℃、工业级-40 ~ 85 ℃、车规-40 ~ 105 ℃的价格与供货差异很大按产品定位选。封装与板厂能力对齐。0.4 mm pitch 需要 HDI 2 阶 via-in-pad 树脂塞孔电镀填平投板前必须书面确认板厂能做。UFS 与 eMMC 接口形态对比为什么 uMCP 的 UFS 侧反而是「简单」的那一半eMMC并行单端11 根信号CLKCMDDAT0DAT1DAT2DAT3DAT4DAT5DAT6DAT7DS单端 50 Ω组内等长需上拉电阻需 DS 选通HS400速率上限HS400 400 MB/s200 MHz DDR × 8 bit信号多、速率低、对阻抗相对宽容UFS串行差分2 ~ 3 对TX0DP / DNRX0DP / DNREF_CLK差分时钟差分 100 Ω对内等长无需上拉需链路训练后才能切到 HS速率HS-G4 11.6 Gbps/lane2 lane 全双工聚合 23.3 GbpsUFS 用「更少的线、更高的速率」换来了带宽信号数量从 11 根降到 2 ~ 3 对但对阻抗连续性、等长、抖动的容差收得极紧。图 3 · UFS 与 eMMC 接口形态对比2 · 接口与工作模式uMCP 的 UFS 侧与 DRAM 侧在协议层毫无关系但在物理层共用一块基板、共用一组地、共用同一个散热路径。这一章先讲 UFS 那套从 eMMC 完全不同的接口逻辑再讲 DRAM 侧相对 eMCP 基本不变的部分。UFS 协议栈四层结构硬件工程师只需关心最底两层应用层UFS Command SetSCSI 精简指令集读 / 写 / 查询描述符 / 标志位软件栈与硬件无关传输层UTPUFS Transport Protocol把 SCSI 命令打包成 UPIU管理任务队列与 LU软件栈与硬件无关链路层UniProUnified Protocol数据链路、流控、错误恢复、电源模式管理Hibern8影响低功耗行为与唤醒时序物理层M-PHYMIPI差分串行收发、速率档位协商、链路训练Link Startup硬件直接相关阻抗、等长、抖动、REF_CLK硬件设计只需要管好 M-PHY 这一层把差分走线做对、把 REF_CLK 供对、把电源供干净上面三层的协议由主控与器件自动完成。图 4 · UFS 协议栈分层2.1 UFS 协议栈硬件只需关心 M-PHYUFS 的协议栈分四层硬件工程师只需要把最底层的 M-PHY 物理层做对上面三层由主控与器件自动完成。这个分工很重要——遇到存储问题时先判断是硬件层M-PHY还是协议层避免用软件的思路去查硬件问题。物理层 M-PHY差分串行收发、速率档位协商、链路训练。硬件直接相关——阻抗、等长、抖动、REF_CLK 都在这里。链路层 UniPro数据链路、流控、错误恢复、电源模式管理Hibern8 低功耗态。影响休眠唤醒时序。传输层 UTP把 SCSI 命令打包成 UPIU管理任务队列与逻辑单元LU。应用层 UFS Command Set精简的 SCSI 指令集读 / 写 / 查询描述符 / 标志位。2.2 M-PHY 速率档位M-PHY 有两套模式PWMPulse Width Modulation用于上电初始化与省电HSHigh Speed用于正常工作。速率是协商出来的不是固定的——上电后先跑最低速的 PWM-G1再由双方按能力协商切到最高可用档。M-PHY 速率档位PWM 用于初始化与省电HS 用于正常工作024681012Gbps/lanePWM-G10.2HS-G11.5HS-G22.9HS-G35.8HS-G411.6速率是「协商」出来的不是固定的上电后先跑 PWM-G1再由双方按能力协商切到最高可用档。跑不到最高档几乎都是硬件问题协商结果低于预期时先查差分阻抗、REF_CLK 与电源噪声。图 5 · M-PHY 速率档位档位速率Gbps/lane编码有效带宽MB/s/lane说明PWM-G10.2 ~ 0.4——初始化模式也用于极低功耗HS-G11.25 ~ 1.468b10b约 145UFS 2.0 最低档兼容性兜底HS-G22.50 ~ 2.928b10b约 290UFS 2.0 / 2.1 常用档HS-G35.00 ~ 5.838b10b约 580UFS 2.1 最高档HS-G410.0 ~ 11.678b10b约 1160UFS 3.0 / 3.1 档位需 SI 达标关于带宽的几个常见误解「UFS 3.1 23.3 Gbps」这个数字是 2 lane 的聚合值不是单 lane。单 lane 是 11.67 Gbps2 lane 聚合 23.3 Gbps。8b10b 编码有 20 % 开销11.67 Gbps 的有效数据率约为 9.33 Gbps ≈ 1160 MB/s per lane。顺序读写的实测值远低于理论值UFS 3.1 的 2 lane 理论约 2330 MB/s旗舰手机实测约 1800 ~ 2100 MB/s这是正常的。速率是协商结果不是器件保证值。如果硬件没做好阻抗差、REF_CLK 抖动大器件会自动降到低速档表现为「UFS 3.1 跑出了 UFS 2.0 的速度」。2.3 差分对与 lane 配置信号方向数量说明TX_DP / TX_DN主控 → 器件1 ~ 2 对下行发送差分对lane 数由版本决定RX_DP / RX_DN器件 → 主控1 ~ 2 对上行接收差分对与 TX 独立构成全双工REF_CLK可选差分主控 → 器件1 对或单端参考时钟频率固定19.2 / 26 / 38.4 MHzRST_n主控 → 器件1 根低有效硬件复位全双工带来的布线优势UFS 的 TX 与 RX 是两组独立的差分对收发可以同时进行互不干扰。这意味着TX 与 RX 之间不需要严格等长它们是不同方向的独立链路只需要各自对内等长。这与 eMMC 的半双工完全不同——eMMC 的 CLK/CMD/DAT 是共享总线必须组内等长。但 TX 与 RX 的长度差也不宜过大建议控制在数英寸以内避免时序偏差累积。2.4 REF_CLK 参考时钟这是eMCP 工程师最容易踩的坑eMMC 的 CLK 是「传输时钟」主控可以随时降频、暂停甚至关掉而 UFS 的 REF_CLK 是「参考时钟」频率固定、必须持续供给器件用它来锁相生成内部的高速时钟。项目要求说明频率19.2 MHz最常见、26 MHz、38.4 MHz由器件型号决定务必查手册不可想当然供给方式主控输出或独立的时钟发生器需确认主控是否能在休眠状态下保持输出是否可门控不可链路活动期间关掉 REF_CLK 会导致链路中断需要重新训练信号形态差分或单端按手册差分抗干扰更好优先选差分幅度按主控 / 器件手册通常为几百 mV 到 1.8 V 量级抖动要求按手册通常要求较低抖动超标会直接导致 HS 模式训练失败走线按差分处理全程有完整参考地远离开关电源、射频与高速数据线REF_CLK 的三个致命错误频率选错。19.2 MHz 与 26 MHz 的器件不能互换接错了链路根本建不起来。当成可以门控的时钟。为了省电把 REF_CLK 关掉唤醒后链路需要重新训练表现为「休眠唤醒后存储卡死」。走线不当。把 REF_CLK 当成普通低速信号随便走紧挨开关电源或射频线抖动超标后只能降到低速档运行。2.5 Link Startup链路训练流程UFS 上电后必须先完成链路训练在此之前存储完全不可访问。这一点与 eMMC 完全不同——eMMC 上电后主控直接给时钟、发命令就能通信。M-PHY Link StartupUFS 上电后必经的握手流程① 电源与复位VCC/VCCQ/VCCQ2 就绪释放 RST_n步骤 1② REF_CLK 稳定19.2 / 26 / 38.4 MHz必须持续供给步骤 2③ PWM 模式建立DME_RESET 后进入PWM-G1 最低速步骤 3④ 属性协商读 Device 描述符确认 Gear / lane 能力步骤 4⑤ 切到 HS 模式速率跃迁到HS-G3 / HS-G4步骤 5⑥ 链路可用UTP 层开始收发 UPIU步骤 6Link Startup 失败的典型表现• 停在 PWM 模式不切 HS → 速率只有几十 MB/s• 反复 DME_RESET → REF_CLK 不稳或电源噪声• 完全无响应 → RST_n 未释放或电源缺失• 协商档位低于预期 → 差分阻抗 / 等长不达标REF_CLK 是这一流程的前提• 频率由硬件决定必须按器件手册选取• 必须持续供给不能像 eMMC 的 CLK 那样门控• 幅度与抖动超标会直接导致训练失败• 走线按差分处理远离干扰源与 eMMC 的差别eMMC 上电后由主控直接给时钟、发命令即可UFS 必须先完成这套链路训练在此之前存储完全不可访问。图 6 · Link Startup 链路训练流程Link Startup 失败时的排查方向链路训练失败的表现是「存储完全不存在」而不是「速率慢」。遇到这种情况按以下顺序查六路电源是否全部到位、顺序是否正确用示波器多通道抓。REF_CLK 是否有输出、频率是否正确、是否持续供给。RST_n 是否正确释放低有效未释放时器件一直处于复位。差分走线的阻抗与对内等长是否达标。前三项占了实际故障的绝大多数第 4 项只在设计本身有缺陷时才是主因。2.6 低功耗模式UFS 相比 eMMC 有更丰富的电源状态管理主要通过Hibern8深度休眠实现。硬件设计上需要关注Hibern8 进入 / 退出由链路层协议控制硬件无需干预但要保证退出时电源已恢复稳定。休眠期间 VCCQ / VCCQ2 可以掉电部分器件支持但掉电后唤醒需要重新做链路训练唤醒时间会变长。REF_CLK 在 Hibern8 期间的处理按器件手册有些器件允许关闭有些要求保持——这直接决定休眠功耗。DRAM 侧的自刷新与 UFS 侧的低功耗态是两套独立机制休眠流程要分别处理。2.7 UFS 与 eMMC 的六处关键差异如果你做过 eMCP转到 uMCP 时请把下面这张图记牢。这六处差异是eMMC 经验不能直接套用的地方。从 eMCP 转到 uMCP 必须重学的六处差异差异 1 · 信号形态eMMC11 根并行单端UFS2 ~ 3 对串行差分阻抗从单端 50 Ω 变成差分 100 Ω等长从「组内等长」变成「对内等长」差异 2 · 上拉电阻eMMCCMD / DAT 必须上拉UFS完全不需要上拉UFS 侧省掉 8 ~ 9 颗电阻但也意味着不能再靠上拉救信号差异 3 · 时钟eMMC主控给 CLK可随时降频UFSREF_CLK 固定频率必须常供REF_CLK 是参考时钟不是传输时钟关掉它链路就断差异 4 · 电源路数eMMCVCC VCCQ 两路UFSVCC VCCQ VCCQ2 三路多出的 VCCQ2 通常由内部 LDO 从 VCCQ 产生外部接旁路电容差异 5 · 握手流程eMMC发命令即可通信UFS必须先做 Link Startup链路训练失败时表现是「存储完全不存在」而不是「速率慢」差异 6 · 双工方式eMMC半双工读写不能同时UFS全双工读写可并行这是 UFS 带宽优势的核心来源也是功耗估算要考虑的点注以上为 UFS 与 eMMC 在硬件设计层面的主要差异协议与命令集的差异由软件栈处理不影响原理图与 Layout。图 7 · UFS 与 eMMC 的六处关键差异3 · 电源系统设计uMCP 需要六路独立电源三路给 UFSVCC / VCCQ / VCCQ2三路给 LPDDRVDD1 / VDD2 / VDDQ。这是它比 eMCP 复杂的地方——多一路电源就多一份上电时序约束、多一组去耦电容、多一处出错的可能。uMCP 六路电源域三路给 UFS三路给 DRAM「互不合并」PMIC六路输出 时序控制VCCVCCQVCCQ2VDD1VDD2VDDQuMCP 器件UFS 侧3 路VCC · VCCQ · VCCQ2差分对 REF_CLK信号少但速率高LPDDR4X 侧3 路VDD1 · VDD2 · VDDQ约 60 根单端 DQS信号多电流大绝对不能做的事• 把 VCCQ 与 VDDQ 并为一路• 把 VCCQ2 与外部 1.8 V 直连若内部 LDO• 忽略 VCCQ2 的上电顺序要求• 用 5 % 精度的电阻做 ZQ 校准去耦电容布置原则• 每个电源球一组优先放器件背面• VDDQ0.6 V裕量最小优先级最高• VCCQ2 旁路电容容值严格按手册• 每颗电容至少一个独立地过孔• 大容值储能电容每路 1 ~ 2 颗六路电源看似复杂但有个记忆方法三路管存储VCC/VCCQ/VCCQ2、三路管内存VDD1/VDD2/VDDQ各自独立各自的去耦与时序都要单独设计。图 8 · uMCP 六路电源域架构3.1 六路电源域详解电源轨归属典型电压容差作用设计要点VCCUFS2.4 ~ 3.6 V2.5 / 3.3 V±10 %UFS NAND 核心与内部电路电流相对小注意上电顺序VCCQUFS1.14 ~ 1.26 V 或 1.7 ~ 1.95 V±5 %UFS 控制器 / IO 电平UFS 3.x 多为 1.2 VVCCQ2UFS1.7 ~ 1.95 V1.8 V±5 %M-PHY 模拟部分uMCP 独有常由内部 LDO 从 VCCQ 产生VDD1LPDDR1.70 ~ 1.95 V1.8 V±5 %DRAM 核心 / 阵列大电流注意路径压降VDD2LPDDR1.06 ~ 1.17 V1.1 V±3 % 级DRAM 核心 / 外围大电流突发特性明显VDDQLPDDRLPDDR4: 1.1 V / 4X:0.6 V±3 % 级DRAM IO 电平裕量最小去耦要求最严VCCQ2 是 uMCP 相对 eMCP 最容易漏掉的一路很多从 eMCP 转过来的工程师会下意识地按「两路存储电源」设计结果漏掉 VCCQ2。这一路给 M-PHY 的模拟部分供电漏了它 UFS 侧直接不工作。关键问题在于VCCQ2 经常是由器件内部的 LDO 从 VCCQ 升压产生的。这种情况下外部不需要提供 1.8 V 给 VCCQ2 引脚但器件会引出一个VDDiQ2或类似命名的引脚要求外部接一颗旁路电容典型 1 µF容值严格按手册如果误把这个引脚接到外部 1.8 V会与内部 LDO 冲突可能损坏器件。做法逐球核对数据手册确认该料号的 VCCQ2 是「外部供电」还是「内部 LDO 外部旁路电容」。3.2 上电时序uMCP 的上电时序可以概括为三段式电源按顺序斜升 → REF_CLK 建立并稳定 → 释放 RST_n。每一段都有明确的前置条件。uMCP 上电时序三段式——电源斜升 → REF_CLK 稳定 → 释放复位VCCVCCQVCCQ2VDD1VDD2VDDQREF_CLK持续供给RST_n释放说明① 六路电源按 VCC → VCCQ → VCCQ2 → VDD1 / VDD2 / VDDQ 的顺序依次斜升每路都应单调上升。② REF_CLK 必须在复位释放前就稳定输出并且之后持续供给不能门控。③ RST_n 在所有电源稳定之后再释放释放后器件才开始 Link Startup。图 9 · uMCP 上电时序阶段动作关键约束违反后果① 电源斜升六路电源按 VCC → VCCQ → VCCQ2 → VDD1/VDD2/VDDQ 依次上升每路单调上升斜升时间在手册范围内内部复位电路误动作器件状态不确定② 时钟建立REF_CLK 起振并稳定必须在 RST_n 释放前稳定链路训练失败或只能跑低速档③ 释放复位RST_n 由低变高所有电源稳定后再释放留足余量初始化失败存储完全不可见④ 链路训练器件自动完成 Link Startup硬件无需干预但需电源与时钟达标协商降档或链路建立失败⑤ DRAM 训练由 SPL 软件完成UFS 必须先可用SPL 存在 UFS 里系统卡在 SPL 阶段下电时序同样重要下电顺序通常与下电相反且要避免反向电流当某一路电源已经掉电而另一路仍然带电时电流可能通过器件内部的 ESD 保护二极管倒灌造成闩锁Latch-up甚至永久损坏。设计时要确认 PMIC 是否支持受控的下电顺序若不关闭某路电源比如常开的 1.8 V要核算倒灌电流是否在器件允许范围内。3.3 去耦设计电源轨高频去耦储能电容数量布局要求VCC100 nF0402 / 02014.7 ~ 10 µF2 ~ 4 1紧靠 VCC 球背面优先VCCQ100 nF1 ~ 4.7 µF2 ~ 4 1紧靠 VCCQ 球VCCQ2 / VDDiQ2按手册常为 100 nF按手册常为 1 µF按手册容值不可随意更改紧靠引脚VDD1100 nF4.7 ~ 10 µF4 ~ 6 1~2紧靠 VDD1 球VDD2100 nF4.7 ~ 10 µF4 ~ 6 1~2紧靠 VDD2 球VDDQ100 nF1 ~ 4.7 µF4 ~ 8 1~2优先级最高0.6 V 裕量最小去耦设计的三个要点安装电感比容值更重要。0201 / 0402 小封装 紧靠球 独立地过孔比用大容值但远离器件有效得多。注意直流偏压衰减。X5R 介质在额定工作电压下实际容值会大幅下降选型时按工作电压下的有效容值核算留 2 倍余量。优先放背面。0.4 / 0.5 mm pitch 的 BGA 正面扇出空间极紧去耦电容放器件正下方背面回路最短。3.4 功耗估算uMCP 的功耗由四部分组成做电源选型与热设计时需要分别估算功耗来源典型量级特性对设计的影响UFS NAND 读写数百 mW瞬态突发性读写时集中影响 VCC 的瞬态响应要求UFS M-PHY 链路数十 ~ 上百 mW与速率档位强相关高速档位下功耗明显上升DRAM 读写数百 mW ~ 1 W 级突发性与带宽相关决定 VDD1 / VDD2 的电流能力DRAM 自刷新数 mW ~ 数十 mW持续休眠时的主要功耗决定待机功耗功耗估算的实用建议不要试图从数据手册的「典型值」推算整机功耗——UFS 与 DRAM 的功耗都是强负载相关的。正确做法是先按数据手册的最大值做电源选型与热设计保证最坏情况不超标样机出来后用实际业务场景连续读写、视频录制、游戏加载测整机功耗反推各部分占比把实测数据作为下一版设计的依据形成自己项目的功耗基线表。4 · 典型应用电路uMCP 的原理图本身并不复杂——总共就是「2 ~ 3 对差分 1 对 REF_CLK 约 60 根 DRAM 信号 六路电源」。难点在于每个细节都不能想当然UFS 侧不用上拉DRAM 侧 ZQ 必须 1 %VCCQ2 的处理要逐球核对。4.1 UFS 侧电路UFS 侧参考电路差分对、REF_CLK、RST_n、VCCQ2 旁路SoC / APUFS Host LPDDR 控制器uMCP · UFS 侧M-PHY UFS 控制器100 Ω 差分TX0_DP / DN→主控发送器件接收100 Ω 差分RX0_DP / DN←器件发送主控接收REF_CLK→参考时钟持续供给RST_n→低有效复位VCCQ2 处理关键若器件内部集成 LDO外部不供 1.8 V只在 VDDiQ2 引脚接 1 µF 旁路电容容值按手册。误接外部电源会与内部 LDO 冲突。注UFS 侧无需任何上拉电阻是否需要外部 AC 耦合电容取决于器件与主控M-PHY HS 模式通常已集成在片内。图 10 · UFS 侧参考电路信号 / 网络处理方式常见错误TX_DP / TX_DN差分对直连100 Ω 差分阻抗对内等长 ≤ 5 mil按单端走线对内不等长RX_DP / RX_DN同上与 TX 独立不需要与 TX 等长把 TX 与 RX 做等长没必要REF_CLK按手册频率19.2 / 26 / 38.4 MHz持续供给按差分处理频率选错当成可门控时钟关掉RST_n低有效由 GPIO 或 PMIC 控制按手册加上拉或下拉悬空极性搞反VCC按手册电压2.5 / 3.3 V加去耦电压档位选错VCCQ按手册电压1.2 / 1.8 V加去耦与 VDDQ 共用一路电源VCCQ2 / VDDiQ2逐球核对手册内部 LDO 型只接旁路电容外部供电型才接 1.8 V误接外部电源到内部 LDO 引脚上拉电阻不需要沿用 eMMC 习惯加上拉UFS 侧最致命的两个错误给 VDDiQ2 接了外部 1.8 V。当器件内部集成了 VCCQ2 的 LDO 时VDDiQ2 只是 LDO 的输出引脚外部只需要接旁路电容。如果误接到外部 1.8 V 电源会与内部 LDO 打架轻则工作异常重则损坏器件。沿用 eMMC 习惯加了上拉电阻。UFS 的差分信号完全不需要上拉。加上拉不仅没用还会破坏差分阻抗导致信号质量下降。这个错误在从 eMCP 转过来的项目里非常常见。4.2 LPDDR4X 侧电路LPDDR4X 侧的规则与 eMCP 中的 DRAM 侧基本一致这里只强调几处容易出错的地方。LPDDR4X 侧参考电路ZQ 校准、控制信号默认电平、去耦ZQ 校准电阻ZQ ── 240 Ω ±1 % ──→ VDDQ精度必须 1 %不可用 5 % 替代紧靠器件放置走线尽可能短它是驱动强度与 ODT 的校准基准控制信号默认电平• RESET_n外部下拉确保上电期间为低• CKE外部下拉上电期间保持低• ODT_CA固定接 VDD2 或 VSS不悬空• CS / CLK按主控要求处理三路 DRAM 电源去耦• VDDQ0.6 V优先级最高4 ~ 8 颗• VDD21.1 V4 ~ 6 颗 储能• VDD11.8 V4 ~ 6 颗 储能• 全部放背面每颗独立地过孔信号分组与等长单位DQ / DM / DQS每字节通道内等长≤ 20 ~ 25 milCA命令地址与 CLK 等长按主控手册CLK 差分对对内等长≤ 5 mil字节通道之间相对宽松≤ 100 ~ 200 milLPDDR4 与 LPDDR4X 不能混用两者 VDDQ 不同1.1 V vs 0.6 V按 LPDDR4 设计去供 LPDDR4X 的料会直接过压损坏。选型、原理图标注、BOM、贴片生产四处都要核对。LPDDR5 的额外注意点LPDDR5 引入 WCK 差分时钟、DVFS 电源管理及更严格的 Vref 训练要求电源与 Layout 规则都需重新核对。若项目用 LPDDR5本图仅作为概念参考。图 11 · LPDDR4X 侧参考电路项目要求说明ZQ 电阻240 Ω ±1 %紧靠器件驱动强度与 ODT 的校准基准精度不足会表现为「训练勉强通过但读写不稳定」ODT_CA固定接 VDD2 或 VSS不可悬空LPDDR4X 中该引脚被忽略但必须固定电平RESET_n外部下拉确保上电期间为低避免上电期间 DRAM 进入不确定状态CKE外部下拉上电期间保持低同上VDDQ 电压LPDDR41.1 V / LPDDR4X0.6 V选错会直接烧器件去耦每路电源球一组VDDQ 优先级最高0.6 V 的噪声裕量极小4.3 完整系统连接uMCP å®æ´ç³»ç»è¿æ¥å¾ï¼ä¸¤æ¡æ»çº¿ å è·¯çµæº ä¸è·¯åèæ¶éPMICï¼å è·¯ æ¶åºï¼VCC VCCQ VCCQ2 VDD1 VDD2 VDDQå è·¯çµæºSoC / AP• UFS Hostï¼M-PHY UniPro５ LPDDR4X æ§å¶å¨• REF_CLK è¾åº• GPIOï¼RST_n çï¼å é¨ SRAMBootROM å¨æ¤æ§è¡è£ ä¸ä¸å®æ´ DRAMåå§å代ç uMCPUFSï¼åå¨ï¼TX / RX å·®å · REF_CLKVCC · VCCQ · VCCQ2é Link StartupLPDDR4Xï¼å åï¼çº¦ 60 æ ¹å端 DQSVDD1 · VDD2 · VDDQé PHY è®ç» ZQ æ ¡åUFSï¼2 ~ 3 对差å100 Ω · æ éä¸æLPDDR4Xï¼çº¦ 60 æ ¹å端40 Ω · åèééçé¿REF_CLKï¼19.2 / 26 / 38.4 MHzï¼å¿ é¡»æç»ä¾ç»è¿å¼ å¾çä¸ä¸ªè¦ç¹1. 两æ¡æ»çº¿「å®å ¨ç¬ç«」å°åãæ°æ®ãæ§å¶ãçµæºé½ä¸å ±äº«ï¼åªæ VSS æ¯å ±ç¨ç2. UFS 侧信å·å°ï¼DRAM 侧信å·å¤ï¼æåºååå¨åè 3. å 让 UFS å¯ç¨ï¼æè½å è½½ SPLï¼ææ DRAM è®ç»å è·¯çµæº 2 ~ 3 对差å 1 对 REF_CLK 约 60 æ ¹ DRAM ä¿¡å· ââ è¿å°±æ¯ uMCP åçå¾çå ¨é¨ã图 12 · uMCP 完整系统连接4.4 原理图自检要点六路电源全部有来源无遗漏、无错接VCCQ2 的处理方式已按数据手册逐球确认内部 LDO 还是外部供电REF_CLK 的频率、来源、是否可门控已确认RST_n 的极性与上下拉已确认UFS 侧没有加上拉电阻ZQ 电阻是 240 Ω±1 %LPDDR4X 的 VDDQ 按0.6 V设计不是 1.1 V每条电源轨都预留了可测量的测试点去耦电容按「每个电源球一组」放足封装球位与原理图符号的映射已由第二人交叉核对后续章节请下载「芯参谋」查看……篇幅原因, 还有11章· 详见芯参谋→方案设计当前分享仅开放前5章正文。详细资料请在芯参谋客户端中打开完整文档。打开路径解决方案应用市场分析 - 原理方案设计 - 存储DRAM合封系列产品方案 - uMCP_电路设计指南 下载芯参谋客户端(免费查看)相关报告 · 1电锯(Electric Saw)_市场分析市场应用分析样机通过量产失败_差异对照清单调试解决方案PMSM永磁同步电机驱动电路设计指南原理方案设计SPI_NOR_首次启动失败_样机排查调试解决方案RS485收发器(RS-485)_市场分析市场应用分析相关报告 · 2PPI_NOR_并行NOR_扇区保护功能_设计方案调试解决方案基于芯片UID的产品加密方案_技术报告调试解决方案Linux_SPI_NOR_驱动开发指南原理方案设计胎心监护仪(Fetal Monitor)_市场分析市场应用分析电动两轮车(E-scooter)_市场分析市场应用分析