1. DMA控制器核心架构与工作原理解析直接内存访问控制器也就是我们常说的DMA是嵌入式系统里一个“闷声干大事”的核心模块。它的核心价值在于当CPU需要频繁地在内存和外设之间搬运数据时它能站出来说“这活儿交给我你去处理更复杂的逻辑。” 这听起来简单但背后是一套精巧的硬件状态机和复杂的调度逻辑。一个典型的DMA控制器比如TI Hercules系列MCU中的这个其架构可以看作一个高度专业化的“数据搬运工”它拥有自己的“大脑”状态机、“手”端口和FIFO和“任务清单”控制包。从框图来看这个DMA控制器通过一个64位宽的Port B与整个微控制器的内存系统相连这是它搬运数据的“主干道”。它内部有一个4级深度、64位宽的FIFO B作为数据缓冲区相当于一个临时中转站用来平滑读写速度的差异。最核心的是它的“任务管理系统”——一组存储在受奇偶校验保护的本地RAM中的控制包。CPU通过外设总线来给DMA“派活”也就是配置这些控制包。同时有多达32个硬件DMA请求线可以接入触发搬运任务而DMA本身也能产生5个中断请求线向CPU汇报工作状态比如“任务完成”或“出错了”。理解DMA首先要打破“它只是一个简单的数据拷贝工具”的误解。它的设计哲学是最大化总线利用率和最小化CPU干预。当外设比如ADC转换完成、SPI收到数据产生一个请求时DMA控制器会接管总线直接从源地址读取数据再写入目标地址整个过程CPU无需参与数据移动只需在配置和最终处理时介入。这种“后台操作”模式对于需要高带宽、低延迟数据流的应用如电机控制、音频处理、高速通信至关重要。注意DMA控制器对内存空间的访问是“平等”的它不区分程序内存和数据内存。只要在4GB物理地址映射范围内并且有正确的访问权限它可以作为主设备读写任何位置。这意味着你可以用DMA在Flash和RAM之间搬代码或者在两个不同的RAM区域之间重组数据非常灵活。2. 通道、控制包与数据传输粒度DMA的灵活性很大程度上源于其“通道”和“控制包”的概念。你可以把每个DMA通道想象成一个独立的“搬运流水线”而控制包就是这个流水线的“作业指导书”。2.1 通道与控制包的组织这个控制器提供了16个独立的通道。每个通道都对应一个唯一的控制包Control Packet例如通道0对应控制包0以此类推。这种固定映射关系简化了硬件设计。控制包本质上是一块特定格式的内存区域里面存放了本次传输任务的所有参数。它分为两大部分主控制包由CPU编程设置包含了任务的“蓝图”。主要有六个字段源起始地址、目标起始地址、传输计数、通道配置字、元素偏移值和帧偏移值。工作控制包这是DMA控制器在运行时自己维护的“当前状态”CPU只能读取。包含三个字段当前源地址、当前目标地址和当前传输计数。这支持了“自动初始化”功能。当一个通道首次被触发时DMA状态机会读取其主控制包并将源地址、目标地址和传输计数复制到对应的工作控制包中开始执行。如果这个通道的任务被中断比如有更高优先级的通道抢占了总线下次再服务该通道时状态机会同时读取主控制包和工作控制包从中断的地方继续执行。任务全部完成后如果再次触发状态机又会从头读取主控制包开始新一轮传输。这意味着对于周期性的数据传输比如定时从ADC读取数据到缓冲区CPU只需要初始化一次控制包后续DMA就能自动循环工作软件开销极低。实操心得不要在一个通道正在活跃传输时通过状态寄存器可查去修改它的控制包。根据手册说明这会立即在仲裁边界停止该通道。如果必须修改稳妥的做法是先禁用该通道等待其当前传输完成或强制停止并清理状态修改配置后再重新启用。否则可能导致数据丢失或地址错乱。2.2 数据传输的三层粒度元素、帧与块DMA看待数据是有层次的这决定了传输的灵活性和可中断性。理解这三层是精准控制DMA的关键元素这是传输的最小数据单元。可以是8位、16位、32位或64位。一个元素的传输是不可分割的原子操作。你可以为读操作源和写操作目标分别设置不同的元素大小这就引出了后续要讲的数据打包/解包功能。帧由一个或多个元素组成作为一个可被中断的单元。一帧内的所有元素会连续传输但帧与帧之间DMA控制器可以进行仲裁切换到其他通道。这在处理类似“一行图像数据”或“一包网络数据”时非常有用。块由一个或多个帧组成是通道一次触发所能完成的最大工作单元。一个块传输完成后才会产生传输完成中断。这种层级关系通过两个计数器来定义元素计数和帧计数。总传输大小的计算公式为总字节数 读元素大小(字节) × 元素计数 × 帧计数。例如设置读元素大小为32位4字节元素计数为10帧计数为5那么一个块的总传输量就是 4B × 10 × 5 200字节。这里有一个极易踩坑的细节元素计数和帧计数都不能为0。手册明确指出任何一个计数器为0都会被DMA视为总传输计数为0从而不会发起任何传输。在初始化时务必仔细检查这两个值。2.3 寻址模式数据如何被摆放DMA支持三种寻址模式且源和目标的模式可以独立配置常量模式地址在传输过程中保持不变。这适用于从固定寄存器如某个外设的数据寄存器读取数据或向固定地址如一个FIFO的写入端口写入数据。后递增模式每完成一个元素的传输后地址自动增加一个“元素大小”的字节数。这是最常用的模式用于顺序访问数组或连续内存区域。索引模式这是最强大也最复杂的模式。地址的增量不是固定的元素大小而是由用户通过“元素索引偏移”和“帧索引偏移”两个寄存器来编程定义。这里的偏移值单位是字节而不是元素个数。这一点至关重要。举个例子假设你有一个二维数组src[4][4]每个元素是16位2字节。你想用DMA将其转置复制到dst[4][4]。如果源按行优先顺序访问后递增模式地址2那么目标就需要使用索引模式设置“目标元素索引偏移”为 8字节跳过一行设置“目标帧索引偏移”为 2字节回到行内下一列。通过巧妙设置这两个偏移DMA可以帮你实现矩阵转置、数据交织等复杂的内存访问模式而无需CPU介入。3. 通道映射机制连接请求与执行单元DMA控制器有16个通道执行单元但却有多达32个硬件DMA请求源。如何将众多的请求源分配到有限的通道上这就是通道映射机制要解决的问题。它的本质是一个可编程的交叉开关让任何一个硬件请求可以触发任何一个通道的工作。3.1 映射寄存器详解映射关系是通过一组叫做DREQASIxDMA Request Assignment的寄存器来配置的。每个通道都有一个对应的字段常是6-7位宽用来存储一个0-31的值这个值就代表映射到该通道的硬件请求编号。例如默认情况下通常是线性映射通道0映射到请求0通道1映射到请求1...通道15映射到请求15。但你可以通过编程改变它。比如你可以将高优先级的ADC采样完成请求假设是请求7和高速SPI发送空请求假设是请求1都映射到通道0让通道0专门处理最紧急的数据流。或者你也可以将多个低优先级的请求映射到同一个通道让它们分时共享一个通道资源。3.2 多路复用请求源与配置禁忌从手册的DMA请求线连接表可以看出很多DMA请求线如DMAREQ[4],DMAREQ[10]是多个外设功能复用的。例如DMAREQ[4]可能来自MIBSPI1的某个特定事件、MIBSPI3的另一个事件或者DCAN2的接口3。重要警告对于这种多路复用的请求线软件必须确保在任何时刻只有一个请求源被使能激活。如果同时使能了多个源它们会同时驱动同一根请求线导致信号冲突DMA将无法正确识别是哪个外设发出的请求从而引发不可预知的数据传输错误。在系统初始化时必须仔细规划外设的DMA请求使能避免冲突。3.3 软件请求与硬件请求的协同与风险除了硬件请求每个通道还可以通过软件写特定寄存器位来触发这提供了极大的灵活性。但混合使用软硬件请求需要格外小心。DMA为每个通道设计了一个两级请求缓冲器。当通道使能且收到一个硬件请求时会在“挂起寄存器”中置位。如果在该请求被完全服务完之前同一个外设又发出了第二个请求例如DMA刚读走SPI数据寄存器SPI又准备好了新数据这个第二次请求会被DMA的额外缓冲器捕获等待第一次请求完成后立即服务。这避免了在高速连续传输中丢失请求。然而软件请求没有这种缓冲机制。如果对一个通道发起了一个软件请求在该请求挂起期间即DMA还未开始或未完成对其的服务又发起了第二个软件请求第二个请求会被DMA直接丢弃。因此软件在触发前必须检查通道挂起状态位。更大的风险在于混合触发。如果一个软件请求尚未完成此时对应的硬件请求线被外设激活DMA会正常捕获这个硬件请求并加入队列。这可能导致软件和外围硬件之间的状态不同步。例如软件认为它触发了一次特定传输但实际可能因为硬件请求的插入传输的内容或时机发生了改变。DMA硬件本身没有机制防止这种不同步这需要应用程序开发者通过严谨的软件流程如使用标志位、顺序操作来规避。4. 优先级队列与仲裁策略决定谁先“干活”当多个通道同时有传输请求时DMA控制器需要决定先服务谁。这就是优先级队列和仲裁机制的作用。这套机制直接影响了系统的实时响应性和整体吞吐量。4.1 双队列结构与优先级分配该DMA控制器为它的端口Port B设计了两个优先级队列高优先级队列和低优先级队列。每个通道都可以被分配到这两个队列之一。仲裁的基本原则很简单只要高优先级队列里有挂起的通道就绝不会服务低优先级队列里的通道。只有高优先级队列清空后才会切换到低优先级队列。如果在服务低优先级队列时高优先级队列来了新请求DMA会在当前通道传输达到一个“仲裁边界”通常是一帧传输结束后立即切换回去服务高优先级通道。4.2 固定优先级与轮转优先级在每个队列内部又可以使用两种仲裁策略固定优先级通道号越小优先级越高。这是最直接的方式。假设高优先级队列里有通道2、4、5等待那么服务顺序永远是2-4-5。只有当更高优先级的通道没有请求时低编号通道才会得到服务。如果一个高优先级通道在传输中即使它只传了一帧数据只要它整个块没传完且没有释放总线或达到帧边界其他通道也只能等着。轮转优先级这是一种公平调度策略。所有在队列中的通道优先级相同DMA以轮询方式依次服务它们。每次仲裁发生在FIFO为空时都会选择下一个等待的通道。这保证了没有通道会被“饿死”特别适合多个带宽需求相近的数据流。手册给出了一个优化系统性能的经典配置建议将高优先级队列设置为固定优先级将低优先级队列设置为轮转优先级。这样做的逻辑是高优先级通道通常对应系统中最关键、最需要确定性延迟的任务如电机控制的PWM更新、安全相关的数据采集固定优先级能保证它们的响应最快、最可预测。而低优先级通道处理的是后台、带宽要求不高的任务如非实时的日志传输、内存整理使用轮转优先级可以公平地分配剩余带宽。4.3 仲裁过程实例分析让我们通过一个场景来理解仲裁过程。假设如下配置高优先级队列固定优先级通道1 通道3低优先级队列轮转优先级通道2 通道4 通道6初始状态通道1、2、3、4同时有请求。DMA首先服务高优先级队列。按固定优先级先服务通道1。在通道1传输一帧数据的过程中通道6产生了请求进入低优先级队列。通道1完成一帧传输到达仲裁边界。此时高优先级队列中通道3仍在等待因此DMA继续服务高优先级队列的通道3。通道3完成整个块传输高优先级队列清空。DMA切换到低优先级队列。此时队列中有通道2、4、6按触发顺序或入队顺序。由于是轮转优先级假设从通道2开始服务。通道2传输一帧后在下一个仲裁点轮转到通道4服务一帧再轮转到通道6服务一帧如此循环直到低优先级队列清空。如果在通道4服务期间高优先级队列的通道1又来了新请求那么通道4会在当前帧传输结束后被抢占DMA立即切换回高优先级队列服务通道1。这种灵活的调度机制使得开发者可以精细地控制系统数据流的实时性。5. 数据打包与解包技术应对尺寸不匹配DMA控制器一个非常强大的功能是能自动处理源和目标数据元素尺寸不一致的情况即数据打包和数据解包。这省去了CPU进行数据重组的大量工作。5.1 数据解包大块读小块写当读元素大小 写元素大小时发生数据解包。例如从64位宽的存储器读元素大小64位读取数据写入到16位宽的外设寄存器写元素大小16位。过程如下DMA执行一次64位读操作将数据存入其内部FIFO。然后它需要将这个64位数据“拆解”成4个16位的数据元素。接着DMA会执行4次16位的写操作将数据依次写入目标地址。这里的关键点是元素计数是以“读元素”为单位的。在上例中如果你设置元素计数为1意味着读1次64位数据但会产生4次16位的写操作。注意事项在数据解包且目标地址模式为“常量”时需要极其小心。因为目标地址不变DMA会连续四次向同一个地址写入数据后三次会覆盖前一次的结果最终只有最后一个16位数据被保留。这通常不是我们想要的结果。因此当进行解包操作时目标地址通常应配置为“后递增”或“索引”模式以确保数据被写入连续的位置。5.2 数据打包小块读大块写当读元素大小 写元素大小时发生数据打包。例如从16位宽的ADC结果寄存器读元素大小16位读取数据写入到64位宽的存储器写元素大小64位。过程如下DMA会连续执行4次16位的读操作将4个16位数据拼装成一个64位的数据存放在其FIFO中。然后执行一次64位的写操作将这个合并后的数据写入目标地址。这能有效减少总线事务次数提升写入存储器的效率。5.3 非对齐传输的陷阱手册中特别强调了一个边界情况当总传输字节数不是写元素大小的整数倍时。例如读元素大小8位元素计数9写元素大小64位。第一次仲裁DMA执行8次8位读拼成一个64位数据然后执行一次64位写。第二次仲裁传输剩余1个元素DMA执行1次8位读。此时它无法拼凑成一个完整的64位数据。但它不会等待或填充零而是会直接执行一次8位的写操作尽管你配置的写元素大小是64位。这是一个非常重要的例外规则。它意味着在数据打包场景下如果数据量不是恰好对齐最后一次传输会退化成小尺寸写入。在目标设备是严格按特定字长访问的外设比如某些FIFO必须32位写入时这可能引发错误。因此在规划数据传输大小时应尽量使其为读写元素大小的公倍数或通过软件处理残余数据。实操心得对于从外设通常是较慢的设备读取数据并进行打包的场景要格外谨慎。因为DMA需要连续发起多次读请求来凑够一个大的写数据这会占用较长的总线时间可能延迟对其他更高优先级通道的服务。在设计系统时需要评估这种打包操作对整体实时性的影响。6. 核心寄存器配置与编程实战理解了原理最终要落到代码上。配置DMA通道是一个按部就班的过程遗漏任何一步都可能导致传输失败或行为异常。6.1 配置流程步骤失能目标通道在进行任何配置前先通过DMA控制寄存器禁用该通道。防止配置过程中被意外触发。配置通道映射如果需要修改DREQASIx寄存器将特定的硬件请求号映射到当前通道。编写控制包这是最核心的一步需要填充控制包内存区域。顺序通常是 a.设置源/目标地址写入初始的32位绝对地址。 b.设置传输计数分别设置帧计数和元素计数。注意两者都不能为0。 c.设置偏移值如果使用索引模式在此设置元素索引偏移和帧索引偏移字节单位。 d.设置通道配置字这是位域操作需仔细设置 * 读/写元素大小8/16/32/64位。 * 触发类型TTYPE决定一次请求是传输一帧还是一个块。 * 源/目标地址模式常量、后递增、索引。 * 自动初始化使能。 * 通道链接下一个控制包索引。配置优先级将通道分配到高或低优先级队列并设置该队列的仲裁模式固定/轮转。清除状态清除该通道可能存在的旧挂起位或错误标志。使能通道最后通过软件请求寄存器或等待硬件请求启动通道。6.2 关键寄存器位域解析以通道配置字为例其位域通常包含RSIZE/WSIZE读/写元素大小。008位0116位1032位1164位。TTYPE触发类型。0帧传输每请求传一帧1块传输每请求传整个块。SAM/DAM源/目标地址模式。00常量01后递增10索引模式。AUTOINIT自动初始化。置1后当块传输完成工作控制包中的当前地址和计数会自动从主控制包重新加载通道准备下一次传输。CHAINEN/CHAIN通道链接使能和下一个通道索引。用于实现多个DMA传输的自动串联。6.3 一个SPI数据发送的配置案例假设我们需要通过DMA将一块存储在RAM中的待发送数据每个数据16位连续发送到SPI的发送数据寄存器假设是16位宽内存映射地址为0xFFF7A000。需求分析这是典型的内存到外设传输。源数据连续目标地址固定。不需要复杂索引。配置步骤失能通道例如通道2。将SPI的发送空请求假设是DMAREQ[1]映射到通道2。填充控制包2源地址 RAM缓冲区起始地址如0x0800_0000。目标地址 SPI发送寄存器地址0xFFF7A000。元素计数 需要发送的数据个数如100。帧计数 1或根据情况分帧。源元素偏移 2字节因为16位数据后递增。目标元素偏移 0目标地址常量模式偏移无效但通常设0。通道配置字RSIZE01(16位读)WSIZE01(16位写)TTYPE0(帧传输每帧发一个元素这里需注意如果希望一个请求触发发送全部数据应设为块传输1如果希望SPI每准备好一次发一个数据则设为帧传输0且元素计数为1帧计数为100。这里假设是块传输。)SAM01(源后递增)DAM00(目标常量)AUTOINIT0(单次发送)将通道2分配到高优先级队列采用固定优先级。清除通道2的挂起状态位。使能SPI的DMA发送请求并使能DMA通道2。当SPI发送缓冲区空时硬件请求触发DMA开始自动搬运数据。7. 常见问题排查与调试技巧在实际开发中DMA传输失败是常见问题。以下是一些排查思路和调试经验。7.1 DMA传输不启动这是最令人头疼的问题。可以按照以下清单排查可能原因排查方法解决措施通道未使能检查DMA全局使能位和具体通道使能位是否置1。正确配置使能寄存器。控制包配置错误检查元素计数和帧计数是否均为非零。检查源/目标地址是否对齐地址必须是元素大小的整数倍。确保计数值 0。确保地址对齐。硬件请求未产生确认外设的DMA请求功能已使能。使用示波器或逻辑分析仪探测DMA请求线信号。正确配置外设的DMA控制寄存器。检查硬件连接。软件请求未生效检查软件触发后通道挂起位是否被置起。如果未置起可能是之前有未清除的挂起位DMA会丢弃新的软件请求。触发前先读取并清除挂起状态位。优先级与仲裁阻塞检查该通道是否被分配到了低优先级队列而高优先级队列一直有任务。或者在同队列中固定优先级下有其更高优先级通道一直占用。调整优先级分配或检查高优先级通道的传输是否卡住如目标设备未就绪。内存保护检查DMA试图访问的地址范围是否被内存保护单元MPU/MPC禁止访问。配置MPU区域允许DMA主设备访问相关内存。7.2 数据传输错误或数据错乱如果DMA启动了但数据不对问题可能出在传输过程中。地址计算错误尤其索引模式这是最常见的原因。反复核对元素偏移和帧偏移值牢记它们的单位是字节。用一个小数据量测试手动计算DMA应该访问的地址序列与逻辑分析仪抓取的实际总线地址对比。数据打包/解包误解确认你理解的读写元素大小与实际配置一致。如果目标是常量地址且进行解包数据会被覆盖。使用调试器查看目标内存区域的数据。缓冲区溢出/下溢源数据区或目标数据区大小不足。确保缓冲区大小 总传输字节数。特别是在自动初始化模式下DMA会循环搬运要确保目标地址不会覆盖到不应覆盖的数据。外设FIFO与DMA速度不匹配如果外设消费数据或产生数据的速度慢于DMA可能导致FIFO满/空进而使DMA等待但通常不会导致数据错误只会影响性能。检查外设状态标志。7.3 调试工具与技巧寄存器查看首先充分利用调试器查看所有DMA相关寄存器的值特别是控制包内容、状态寄存器、挂起寄存器。总线监控如果条件允许使用芯片的ETM/ITM跟踪功能或外部逻辑分析仪连接总线信号直接观察DMA发起的读写事务的地址和数据。这是最直接的调试手段。利用中断使能DMA的传输完成中断、错误中断。在中断服务程序中设置断点检查传输状态和剩余计数。简化测试先抛开复杂的外设用DMA在两个已知的RAM区域之间搬运数据。配置最简单的后递增模式验证基本功能。然后再逐步增加复杂度如索引模式、链接模式、对接外设。软件模拟在修改关键配置如复杂的索引偏移前可以在PC上写个小脚本模拟DMA的地址生成逻辑验证计算是否正确。DMA的配置就像在编写一个硬件执行的微型程序严谨和细致是第一要务。每一次成功的“免CPU”数据传输都是对系统性能的一次显著提升。
1. DMA控制器核心架构与工作原理解析直接内存访问控制器也就是我们常说的DMA是嵌入式系统里一个“闷声干大事”的核心模块。它的核心价值在于当CPU需要频繁地在内存和外设之间搬运数据时它能站出来说“这活儿交给我你去处理更复杂的逻辑。” 这听起来简单但背后是一套精巧的硬件状态机和复杂的调度逻辑。一个典型的DMA控制器比如TI Hercules系列MCU中的这个其架构可以看作一个高度专业化的“数据搬运工”它拥有自己的“大脑”状态机、“手”端口和FIFO和“任务清单”控制包。从框图来看这个DMA控制器通过一个64位宽的Port B与整个微控制器的内存系统相连这是它搬运数据的“主干道”。它内部有一个4级深度、64位宽的FIFO B作为数据缓冲区相当于一个临时中转站用来平滑读写速度的差异。最核心的是它的“任务管理系统”——一组存储在受奇偶校验保护的本地RAM中的控制包。CPU通过外设总线来给DMA“派活”也就是配置这些控制包。同时有多达32个硬件DMA请求线可以接入触发搬运任务而DMA本身也能产生5个中断请求线向CPU汇报工作状态比如“任务完成”或“出错了”。理解DMA首先要打破“它只是一个简单的数据拷贝工具”的误解。它的设计哲学是最大化总线利用率和最小化CPU干预。当外设比如ADC转换完成、SPI收到数据产生一个请求时DMA控制器会接管总线直接从源地址读取数据再写入目标地址整个过程CPU无需参与数据移动只需在配置和最终处理时介入。这种“后台操作”模式对于需要高带宽、低延迟数据流的应用如电机控制、音频处理、高速通信至关重要。注意DMA控制器对内存空间的访问是“平等”的它不区分程序内存和数据内存。只要在4GB物理地址映射范围内并且有正确的访问权限它可以作为主设备读写任何位置。这意味着你可以用DMA在Flash和RAM之间搬代码或者在两个不同的RAM区域之间重组数据非常灵活。2. 通道、控制包与数据传输粒度DMA的灵活性很大程度上源于其“通道”和“控制包”的概念。你可以把每个DMA通道想象成一个独立的“搬运流水线”而控制包就是这个流水线的“作业指导书”。2.1 通道与控制包的组织这个控制器提供了16个独立的通道。每个通道都对应一个唯一的控制包Control Packet例如通道0对应控制包0以此类推。这种固定映射关系简化了硬件设计。控制包本质上是一块特定格式的内存区域里面存放了本次传输任务的所有参数。它分为两大部分主控制包由CPU编程设置包含了任务的“蓝图”。主要有六个字段源起始地址、目标起始地址、传输计数、通道配置字、元素偏移值和帧偏移值。工作控制包这是DMA控制器在运行时自己维护的“当前状态”CPU只能读取。包含三个字段当前源地址、当前目标地址和当前传输计数。这支持了“自动初始化”功能。当一个通道首次被触发时DMA状态机会读取其主控制包并将源地址、目标地址和传输计数复制到对应的工作控制包中开始执行。如果这个通道的任务被中断比如有更高优先级的通道抢占了总线下次再服务该通道时状态机会同时读取主控制包和工作控制包从中断的地方继续执行。任务全部完成后如果再次触发状态机又会从头读取主控制包开始新一轮传输。这意味着对于周期性的数据传输比如定时从ADC读取数据到缓冲区CPU只需要初始化一次控制包后续DMA就能自动循环工作软件开销极低。实操心得不要在一个通道正在活跃传输时通过状态寄存器可查去修改它的控制包。根据手册说明这会立即在仲裁边界停止该通道。如果必须修改稳妥的做法是先禁用该通道等待其当前传输完成或强制停止并清理状态修改配置后再重新启用。否则可能导致数据丢失或地址错乱。2.2 数据传输的三层粒度元素、帧与块DMA看待数据是有层次的这决定了传输的灵活性和可中断性。理解这三层是精准控制DMA的关键元素这是传输的最小数据单元。可以是8位、16位、32位或64位。一个元素的传输是不可分割的原子操作。你可以为读操作源和写操作目标分别设置不同的元素大小这就引出了后续要讲的数据打包/解包功能。帧由一个或多个元素组成作为一个可被中断的单元。一帧内的所有元素会连续传输但帧与帧之间DMA控制器可以进行仲裁切换到其他通道。这在处理类似“一行图像数据”或“一包网络数据”时非常有用。块由一个或多个帧组成是通道一次触发所能完成的最大工作单元。一个块传输完成后才会产生传输完成中断。这种层级关系通过两个计数器来定义元素计数和帧计数。总传输大小的计算公式为总字节数 读元素大小(字节) × 元素计数 × 帧计数。例如设置读元素大小为32位4字节元素计数为10帧计数为5那么一个块的总传输量就是 4B × 10 × 5 200字节。这里有一个极易踩坑的细节元素计数和帧计数都不能为0。手册明确指出任何一个计数器为0都会被DMA视为总传输计数为0从而不会发起任何传输。在初始化时务必仔细检查这两个值。2.3 寻址模式数据如何被摆放DMA支持三种寻址模式且源和目标的模式可以独立配置常量模式地址在传输过程中保持不变。这适用于从固定寄存器如某个外设的数据寄存器读取数据或向固定地址如一个FIFO的写入端口写入数据。后递增模式每完成一个元素的传输后地址自动增加一个“元素大小”的字节数。这是最常用的模式用于顺序访问数组或连续内存区域。索引模式这是最强大也最复杂的模式。地址的增量不是固定的元素大小而是由用户通过“元素索引偏移”和“帧索引偏移”两个寄存器来编程定义。这里的偏移值单位是字节而不是元素个数。这一点至关重要。举个例子假设你有一个二维数组src[4][4]每个元素是16位2字节。你想用DMA将其转置复制到dst[4][4]。如果源按行优先顺序访问后递增模式地址2那么目标就需要使用索引模式设置“目标元素索引偏移”为 8字节跳过一行设置“目标帧索引偏移”为 2字节回到行内下一列。通过巧妙设置这两个偏移DMA可以帮你实现矩阵转置、数据交织等复杂的内存访问模式而无需CPU介入。3. 通道映射机制连接请求与执行单元DMA控制器有16个通道执行单元但却有多达32个硬件DMA请求源。如何将众多的请求源分配到有限的通道上这就是通道映射机制要解决的问题。它的本质是一个可编程的交叉开关让任何一个硬件请求可以触发任何一个通道的工作。3.1 映射寄存器详解映射关系是通过一组叫做DREQASIxDMA Request Assignment的寄存器来配置的。每个通道都有一个对应的字段常是6-7位宽用来存储一个0-31的值这个值就代表映射到该通道的硬件请求编号。例如默认情况下通常是线性映射通道0映射到请求0通道1映射到请求1...通道15映射到请求15。但你可以通过编程改变它。比如你可以将高优先级的ADC采样完成请求假设是请求7和高速SPI发送空请求假设是请求1都映射到通道0让通道0专门处理最紧急的数据流。或者你也可以将多个低优先级的请求映射到同一个通道让它们分时共享一个通道资源。3.2 多路复用请求源与配置禁忌从手册的DMA请求线连接表可以看出很多DMA请求线如DMAREQ[4],DMAREQ[10]是多个外设功能复用的。例如DMAREQ[4]可能来自MIBSPI1的某个特定事件、MIBSPI3的另一个事件或者DCAN2的接口3。重要警告对于这种多路复用的请求线软件必须确保在任何时刻只有一个请求源被使能激活。如果同时使能了多个源它们会同时驱动同一根请求线导致信号冲突DMA将无法正确识别是哪个外设发出的请求从而引发不可预知的数据传输错误。在系统初始化时必须仔细规划外设的DMA请求使能避免冲突。3.3 软件请求与硬件请求的协同与风险除了硬件请求每个通道还可以通过软件写特定寄存器位来触发这提供了极大的灵活性。但混合使用软硬件请求需要格外小心。DMA为每个通道设计了一个两级请求缓冲器。当通道使能且收到一个硬件请求时会在“挂起寄存器”中置位。如果在该请求被完全服务完之前同一个外设又发出了第二个请求例如DMA刚读走SPI数据寄存器SPI又准备好了新数据这个第二次请求会被DMA的额外缓冲器捕获等待第一次请求完成后立即服务。这避免了在高速连续传输中丢失请求。然而软件请求没有这种缓冲机制。如果对一个通道发起了一个软件请求在该请求挂起期间即DMA还未开始或未完成对其的服务又发起了第二个软件请求第二个请求会被DMA直接丢弃。因此软件在触发前必须检查通道挂起状态位。更大的风险在于混合触发。如果一个软件请求尚未完成此时对应的硬件请求线被外设激活DMA会正常捕获这个硬件请求并加入队列。这可能导致软件和外围硬件之间的状态不同步。例如软件认为它触发了一次特定传输但实际可能因为硬件请求的插入传输的内容或时机发生了改变。DMA硬件本身没有机制防止这种不同步这需要应用程序开发者通过严谨的软件流程如使用标志位、顺序操作来规避。4. 优先级队列与仲裁策略决定谁先“干活”当多个通道同时有传输请求时DMA控制器需要决定先服务谁。这就是优先级队列和仲裁机制的作用。这套机制直接影响了系统的实时响应性和整体吞吐量。4.1 双队列结构与优先级分配该DMA控制器为它的端口Port B设计了两个优先级队列高优先级队列和低优先级队列。每个通道都可以被分配到这两个队列之一。仲裁的基本原则很简单只要高优先级队列里有挂起的通道就绝不会服务低优先级队列里的通道。只有高优先级队列清空后才会切换到低优先级队列。如果在服务低优先级队列时高优先级队列来了新请求DMA会在当前通道传输达到一个“仲裁边界”通常是一帧传输结束后立即切换回去服务高优先级通道。4.2 固定优先级与轮转优先级在每个队列内部又可以使用两种仲裁策略固定优先级通道号越小优先级越高。这是最直接的方式。假设高优先级队列里有通道2、4、5等待那么服务顺序永远是2-4-5。只有当更高优先级的通道没有请求时低编号通道才会得到服务。如果一个高优先级通道在传输中即使它只传了一帧数据只要它整个块没传完且没有释放总线或达到帧边界其他通道也只能等着。轮转优先级这是一种公平调度策略。所有在队列中的通道优先级相同DMA以轮询方式依次服务它们。每次仲裁发生在FIFO为空时都会选择下一个等待的通道。这保证了没有通道会被“饿死”特别适合多个带宽需求相近的数据流。手册给出了一个优化系统性能的经典配置建议将高优先级队列设置为固定优先级将低优先级队列设置为轮转优先级。这样做的逻辑是高优先级通道通常对应系统中最关键、最需要确定性延迟的任务如电机控制的PWM更新、安全相关的数据采集固定优先级能保证它们的响应最快、最可预测。而低优先级通道处理的是后台、带宽要求不高的任务如非实时的日志传输、内存整理使用轮转优先级可以公平地分配剩余带宽。4.3 仲裁过程实例分析让我们通过一个场景来理解仲裁过程。假设如下配置高优先级队列固定优先级通道1 通道3低优先级队列轮转优先级通道2 通道4 通道6初始状态通道1、2、3、4同时有请求。DMA首先服务高优先级队列。按固定优先级先服务通道1。在通道1传输一帧数据的过程中通道6产生了请求进入低优先级队列。通道1完成一帧传输到达仲裁边界。此时高优先级队列中通道3仍在等待因此DMA继续服务高优先级队列的通道3。通道3完成整个块传输高优先级队列清空。DMA切换到低优先级队列。此时队列中有通道2、4、6按触发顺序或入队顺序。由于是轮转优先级假设从通道2开始服务。通道2传输一帧后在下一个仲裁点轮转到通道4服务一帧再轮转到通道6服务一帧如此循环直到低优先级队列清空。如果在通道4服务期间高优先级队列的通道1又来了新请求那么通道4会在当前帧传输结束后被抢占DMA立即切换回高优先级队列服务通道1。这种灵活的调度机制使得开发者可以精细地控制系统数据流的实时性。5. 数据打包与解包技术应对尺寸不匹配DMA控制器一个非常强大的功能是能自动处理源和目标数据元素尺寸不一致的情况即数据打包和数据解包。这省去了CPU进行数据重组的大量工作。5.1 数据解包大块读小块写当读元素大小 写元素大小时发生数据解包。例如从64位宽的存储器读元素大小64位读取数据写入到16位宽的外设寄存器写元素大小16位。过程如下DMA执行一次64位读操作将数据存入其内部FIFO。然后它需要将这个64位数据“拆解”成4个16位的数据元素。接着DMA会执行4次16位的写操作将数据依次写入目标地址。这里的关键点是元素计数是以“读元素”为单位的。在上例中如果你设置元素计数为1意味着读1次64位数据但会产生4次16位的写操作。注意事项在数据解包且目标地址模式为“常量”时需要极其小心。因为目标地址不变DMA会连续四次向同一个地址写入数据后三次会覆盖前一次的结果最终只有最后一个16位数据被保留。这通常不是我们想要的结果。因此当进行解包操作时目标地址通常应配置为“后递增”或“索引”模式以确保数据被写入连续的位置。5.2 数据打包小块读大块写当读元素大小 写元素大小时发生数据打包。例如从16位宽的ADC结果寄存器读元素大小16位读取数据写入到64位宽的存储器写元素大小64位。过程如下DMA会连续执行4次16位的读操作将4个16位数据拼装成一个64位的数据存放在其FIFO中。然后执行一次64位的写操作将这个合并后的数据写入目标地址。这能有效减少总线事务次数提升写入存储器的效率。5.3 非对齐传输的陷阱手册中特别强调了一个边界情况当总传输字节数不是写元素大小的整数倍时。例如读元素大小8位元素计数9写元素大小64位。第一次仲裁DMA执行8次8位读拼成一个64位数据然后执行一次64位写。第二次仲裁传输剩余1个元素DMA执行1次8位读。此时它无法拼凑成一个完整的64位数据。但它不会等待或填充零而是会直接执行一次8位的写操作尽管你配置的写元素大小是64位。这是一个非常重要的例外规则。它意味着在数据打包场景下如果数据量不是恰好对齐最后一次传输会退化成小尺寸写入。在目标设备是严格按特定字长访问的外设比如某些FIFO必须32位写入时这可能引发错误。因此在规划数据传输大小时应尽量使其为读写元素大小的公倍数或通过软件处理残余数据。实操心得对于从外设通常是较慢的设备读取数据并进行打包的场景要格外谨慎。因为DMA需要连续发起多次读请求来凑够一个大的写数据这会占用较长的总线时间可能延迟对其他更高优先级通道的服务。在设计系统时需要评估这种打包操作对整体实时性的影响。6. 核心寄存器配置与编程实战理解了原理最终要落到代码上。配置DMA通道是一个按部就班的过程遗漏任何一步都可能导致传输失败或行为异常。6.1 配置流程步骤失能目标通道在进行任何配置前先通过DMA控制寄存器禁用该通道。防止配置过程中被意外触发。配置通道映射如果需要修改DREQASIx寄存器将特定的硬件请求号映射到当前通道。编写控制包这是最核心的一步需要填充控制包内存区域。顺序通常是 a.设置源/目标地址写入初始的32位绝对地址。 b.设置传输计数分别设置帧计数和元素计数。注意两者都不能为0。 c.设置偏移值如果使用索引模式在此设置元素索引偏移和帧索引偏移字节单位。 d.设置通道配置字这是位域操作需仔细设置 * 读/写元素大小8/16/32/64位。 * 触发类型TTYPE决定一次请求是传输一帧还是一个块。 * 源/目标地址模式常量、后递增、索引。 * 自动初始化使能。 * 通道链接下一个控制包索引。配置优先级将通道分配到高或低优先级队列并设置该队列的仲裁模式固定/轮转。清除状态清除该通道可能存在的旧挂起位或错误标志。使能通道最后通过软件请求寄存器或等待硬件请求启动通道。6.2 关键寄存器位域解析以通道配置字为例其位域通常包含RSIZE/WSIZE读/写元素大小。008位0116位1032位1164位。TTYPE触发类型。0帧传输每请求传一帧1块传输每请求传整个块。SAM/DAM源/目标地址模式。00常量01后递增10索引模式。AUTOINIT自动初始化。置1后当块传输完成工作控制包中的当前地址和计数会自动从主控制包重新加载通道准备下一次传输。CHAINEN/CHAIN通道链接使能和下一个通道索引。用于实现多个DMA传输的自动串联。6.3 一个SPI数据发送的配置案例假设我们需要通过DMA将一块存储在RAM中的待发送数据每个数据16位连续发送到SPI的发送数据寄存器假设是16位宽内存映射地址为0xFFF7A000。需求分析这是典型的内存到外设传输。源数据连续目标地址固定。不需要复杂索引。配置步骤失能通道例如通道2。将SPI的发送空请求假设是DMAREQ[1]映射到通道2。填充控制包2源地址 RAM缓冲区起始地址如0x0800_0000。目标地址 SPI发送寄存器地址0xFFF7A000。元素计数 需要发送的数据个数如100。帧计数 1或根据情况分帧。源元素偏移 2字节因为16位数据后递增。目标元素偏移 0目标地址常量模式偏移无效但通常设0。通道配置字RSIZE01(16位读)WSIZE01(16位写)TTYPE0(帧传输每帧发一个元素这里需注意如果希望一个请求触发发送全部数据应设为块传输1如果希望SPI每准备好一次发一个数据则设为帧传输0且元素计数为1帧计数为100。这里假设是块传输。)SAM01(源后递增)DAM00(目标常量)AUTOINIT0(单次发送)将通道2分配到高优先级队列采用固定优先级。清除通道2的挂起状态位。使能SPI的DMA发送请求并使能DMA通道2。当SPI发送缓冲区空时硬件请求触发DMA开始自动搬运数据。7. 常见问题排查与调试技巧在实际开发中DMA传输失败是常见问题。以下是一些排查思路和调试经验。7.1 DMA传输不启动这是最令人头疼的问题。可以按照以下清单排查可能原因排查方法解决措施通道未使能检查DMA全局使能位和具体通道使能位是否置1。正确配置使能寄存器。控制包配置错误检查元素计数和帧计数是否均为非零。检查源/目标地址是否对齐地址必须是元素大小的整数倍。确保计数值 0。确保地址对齐。硬件请求未产生确认外设的DMA请求功能已使能。使用示波器或逻辑分析仪探测DMA请求线信号。正确配置外设的DMA控制寄存器。检查硬件连接。软件请求未生效检查软件触发后通道挂起位是否被置起。如果未置起可能是之前有未清除的挂起位DMA会丢弃新的软件请求。触发前先读取并清除挂起状态位。优先级与仲裁阻塞检查该通道是否被分配到了低优先级队列而高优先级队列一直有任务。或者在同队列中固定优先级下有其更高优先级通道一直占用。调整优先级分配或检查高优先级通道的传输是否卡住如目标设备未就绪。内存保护检查DMA试图访问的地址范围是否被内存保护单元MPU/MPC禁止访问。配置MPU区域允许DMA主设备访问相关内存。7.2 数据传输错误或数据错乱如果DMA启动了但数据不对问题可能出在传输过程中。地址计算错误尤其索引模式这是最常见的原因。反复核对元素偏移和帧偏移值牢记它们的单位是字节。用一个小数据量测试手动计算DMA应该访问的地址序列与逻辑分析仪抓取的实际总线地址对比。数据打包/解包误解确认你理解的读写元素大小与实际配置一致。如果目标是常量地址且进行解包数据会被覆盖。使用调试器查看目标内存区域的数据。缓冲区溢出/下溢源数据区或目标数据区大小不足。确保缓冲区大小 总传输字节数。特别是在自动初始化模式下DMA会循环搬运要确保目标地址不会覆盖到不应覆盖的数据。外设FIFO与DMA速度不匹配如果外设消费数据或产生数据的速度慢于DMA可能导致FIFO满/空进而使DMA等待但通常不会导致数据错误只会影响性能。检查外设状态标志。7.3 调试工具与技巧寄存器查看首先充分利用调试器查看所有DMA相关寄存器的值特别是控制包内容、状态寄存器、挂起寄存器。总线监控如果条件允许使用芯片的ETM/ITM跟踪功能或外部逻辑分析仪连接总线信号直接观察DMA发起的读写事务的地址和数据。这是最直接的调试手段。利用中断使能DMA的传输完成中断、错误中断。在中断服务程序中设置断点检查传输状态和剩余计数。简化测试先抛开复杂的外设用DMA在两个已知的RAM区域之间搬运数据。配置最简单的后递增模式验证基本功能。然后再逐步增加复杂度如索引模式、链接模式、对接外设。软件模拟在修改关键配置如复杂的索引偏移前可以在PC上写个小脚本模拟DMA的地址生成逻辑验证计算是否正确。DMA的配置就像在编写一个硬件执行的微型程序严谨和细致是第一要务。每一次成功的“免CPU”数据传输都是对系统性能的一次显著提升。
