数字时钟 FPGA 设计 Verilog Quartus（2）

名称数字时钟 FPGA 设计 Verilog Quartus2软件Quartus语言Verilog开发板/平台Cyclone IV FPGA开发板功能介绍数字时钟 FPGA 设计 Verilog Quartus2实现了 clock_S084 相关的 FPGA 逻辑功能包含完整 HDL 源码、工程文件、设计说明和付费下载压缩包适合作为数字逻辑课程设计、实验验证或二次开发参考。核心顶层模块为CLOCK可从顶层端口、时钟复位、子模块例化和输出控制关系入手阅读代码。正文整理了设计说明、关键结构和部分代码便于快速了解工程实现方式。运行环境源码语言Verilog开发软件Quartus开发板/平台Cyclone IV FPGA开发板交付内容HDL 源码、工程文件、设计说明和下载压缩包设计思路该工程可按自顶向下方式理解先查看顶层模块端口定义确认时钟、复位、输入输出接口再顺着子模块例化关系分析控制路径和数据路径。主要模块包括CLOCK、div_1Hz、display、timmer。调试时可先验证核心控制模块再联调顶层工程。工程中包含管脚约束/分配文件移植到其他板卡时需要重点核对时钟、复位、按键、显示或通信接口等约束。模块结构主要工程/源码文件如下CLOCK_sim/CLOCK.qpfCLOCK_sim/CLOCK.qsfCLOCK_sim/CLOCK.vCLOCK_sim/div_1Hz.vCLOCK_sim/display.vCLOCK_sim/timmer.v开发板验证该设计提供Cyclone IV FPGA开发板相关验证内容提供管脚约束/分配文件。实际使用时建议结合约束文件和板卡资源再次核对时钟、复位、按键、显示或通信接口。演示视频下方提供演示视频可直接播放查看运行效果。演示视频请关注公众号后获取对应资料查看。仿真图/仿真说明/设计文档图片设计说明工程文件 程序文件 程序编译 RTL图 模块及testbenchv和vt 顶层模块 分频模块 计时模块 显示模块 仿真图 顶层模块 分频模块 计时模块 先复位时间为00:00:00然后开始计时每秒增加 显示模块部分代码以下展示顶层模块CLOCK的部分代码完整代码可关注下方公众号卡片获取。module CLOCK( input clk_4K,//4kHZ input RST,//复位 output LED,//整点报时 output [5:0] weixuan,//数码管位选 output [7:0] duanxuan//数码管段选 ); wire [7:0] hour;//时 wire [7:0] minute;//分 wire [7:0] second;//秒 wire clk_1Hz; //分频模块 div_1Hz i_div_1Hz( . clk_4K(clk_4K),//4kHZ . RST(RST),//复位 . clk_1Hz(clk_1Hz) ); //计时模块 timmer i_timmer( . clk_4K(clk_4K), . clk_1Hz(clk_1Hz), . RST(RST),//复位 . hour_out(hour),//时 . minute_out(minute),//分 . second_out(second)//秒 ); //数码管显示模块 display i_display( . clk_4K(clk_4K),//4kHZ . RST(RST),//复位 . hour(hour),//时 . minute(minute),//分 . second(second),//秒 . LED(LED), . weixuan(weixuan),//数码管位选 . duanxuan(duanxuan)//数码管段选 ); endmodule代码获取下方公众号“FPGA代码设计学习资料”