开头为什么差分对几乎无处不在如果你看过一块服务器主板、一台示波器前端或者随便拆开一个万兆网卡会发现一个规律高速信号线从来不是单独走的而是两条线并排拉在一起像双胞胎一样形影不离。这就是Differential Pairs差分对或者按大家习惯的叫法——差分信号。它不算一个新概念但凡是速率超过几百Mbps的接口从USB、PCIe到以太网、DDR、HDMI底层全是靠差分对在传数据。可以说不懂差分对做高速设计基本寸步难行。Differential Pairs 101这个主题就是给还不太熟悉的人补上这一课。我会从最基础的为什么需要差分信号开始讲到100欧姆差分阻抗是怎么算出来的、布线时哪些坑不能踩、以及调试时最常见的几个故障现象和排查思路。内容尽量接地气尽量给你能直接抄作业的细节。适合刚入行的硬件工程师、PCB Layout工程师也适合想搞清楚高速接口背后原理的在校学生。我自己在这上面栽过不少跟头比如以为等长做到5mil以内就万事大吉结果眼图还是烂得没法看再比如为了省面积把差分对间距缩小结果串扰直接让人怀疑人生。这些教训我会一并放进来看完你至少能少走我走过的弯路。1. 差分对的底层逻辑为什么两条线比一条线强1.1 差分信号到底在传什么很多人第一次接触差分对时都会习惯性地把两条线分开理解一条发正信号一条发负信号貌似只是多了一根线。其实差分对真正传的是这两条线之间的电压差。举个例子发送端驱动一个1V的差分信号可以让P端输出0.5V、N端输出-0.5V接收端读到的就是1.0V。当然实际电平不会这么夸张PCIe、USB这类接口的差分电压通常只有几百毫伏但原理是一样的。接收端的比较器只关心Vp - Vn这个差值至于P和N各自对地是多少反而不重要。这个设计带来一个极其重要的特性抗共模干扰。假设外界有一团电磁干扰同时耦合到这两条线上P端被抬高0.1VN端也被抬高0.1V那么Vp - Vn依然保持不变干扰等于白搭。这就是所谓的“共模抑制”是差分对最大的本钱。想象一下在嘈杂的芯片内部电源噪声、隔壁信号的开关噪声到处都是要是用单端信号传一个微弱的1V电平干扰几乎能把信号淹没换成差分对之后这些噪声大多以共模形式出现接收端一相减就抵消了。这也是为什么传感器、音频、高速串行接口都偏爱差分传输。1.2 EMI表现与回流路径的优势单端信号的问题在于它需要地平面作为回流路径而且回流电流路径受分布电容和电感影响频率越高越容易散开。一旦参考平面出现裂缝、换层、跨分割回流路径被迫绕路回路面积变大辐射噪声和串扰立刻升级。差分对在这个问题上有天然的优势P和N两条线的电流方向相反各自产生的磁场在很大程度上相互抵消。如果两条线靠得足够近、耦合足够强对外表现的电磁辐射比单端线小得多。就算参考平面不完美只要差分对内部耦合够紧信号主要走“线到线”的回路对地平面的依赖会显著降低。当然这里说的是“降低”不是说完全不需要地平面这一点后面的布线章节会细说。还有一个被很多人忽略的点差分对的回流电流模式。由于P和N极性相反它们在参考平面上的回流电流也是相反的于是参考平面上的回流会在两条线之间的区域形成局部回路。这意味着差分对下方的参考平面电流密度比单端线更集中、更封闭对外串扰自然更小。正因为如此很多高速接口哪怕干扰严重也能跑出不错的眼图。1.3 单端信号和差分信号的适用边界虽然差分对优点多但它不是万能的。单端信号的优势在于布线密度高、占用的引脚和布线资源少而且对Layout的要求相对宽松。像DDR地址线、控制信号、I2C这类速率没那么极端、时序要求更多的场合单端走线依然是主流。所以不要听到差分就迷信关键还是看场景极高速率、小摆幅、长距离传输这类需求下差分对几乎是唯一解而中等速率、并行总线、对成本敏感的场合单端信号照样活得很好。这里我对两者的实质差异做了个简单对比维度单端信号差分信号抗共模干扰弱噪声叠加在电平和地之间强共模干扰被接收端相减消除EMI辐射较大回流路径面积敏感较小线间磁场相互抵消布线资源一条线一个信号密度高两条线一个信号面积翻倍参考平面依赖高度依赖跨分割极易出问题相对依赖弱但仍需完整参考层适用场景DDR地址线、低速控制、模拟小信号PCIe、USB、以太网、SATA等高速串行| 看这张表就明白了差分对是用面积换性能只要速率上去了这笔账怎么算都划算。2. 阻抗计算的硬核知识100欧姆差分阻抗是怎么来的2.1 特征阻抗和差分阻抗的关系做高速设计绕不开“阻抗”这两个字。平时我们常说的“单端50欧姆”“差分100欧姆”并不是拿万用表量出来的直流电阻而是信号在传输线上感受到的瞬时阻抗。它由线宽、线距、介质厚度、介电常数等多个因素共同决定。对于差分对来说真正的差分阻抗Zdiff不是P和N各自特征阻抗的简单串联。两条线靠得近之后彼此之间会产生耦合这种耦合改变了每条线感受到的阻抗。严格计算时差分阻抗和单端特征阻抗Zl、线间耦合的奇模阻抗有关。奇模阻抗指的是两条线在差分驱动模式下每一条线的等效阻抗通常比单端特征阻抗低大约10%到20%。差分阻抗约等于两条线奇模阻抗之和所以100欧姆差分差不多对应每条线50欧姆左右的奇模阻抗而单端阻抗可能实际算出来是55欧姆甚至更高这种情况很常见。很多人第一次用阻抗计算器时看到一样的线宽单端阻抗却是60多欧姆就以为算错了其实是忽略了耦合的降阻效应。我自己的经验是用Polar SI9000这类工具算差分阻抗时要把线间距和介质厚度放在一起看。相同的线宽和线距换一种介质叠层结果可能差出15%到20%。所以叠层定了之后阻抗才有得谈这是做Layout之前就要确认的事情。2.2 影响差分阻抗的四个关键参数第一个是线宽。线宽决定信号与参考平面之间的单位长度电容和电感直接影响特征阻抗。线越宽单位长度电容越大阻抗越低。在差分阻抗里线宽对阻抗的影响非常敏感哪怕只差0.2mil阻抗可能变化好几欧姆。第二个是线间距。这是差分对特有的变量。间距越小两条线之间的耦合越强奇模阻抗下降越多最终差分阻抗也就越低。所以调节线距是调差分阻抗最直接的方法。但注意线距不能无限小因为制造工艺限制和串扰问题都摆在那里。第三个是介质厚度也就是信号层到参考平面之间的距离。介质厚度越厚线到平面的电容越小电感占主导阻抗会上升。这个参数在差分阻抗中影响尤其大因为它是叠层提供的“固定值”一旦板厂压合误差较大阻抗偏差就直接拉满。第四个是介电常数。FR4的介电常数通常在4.2到4.8之间频率越高数值会有一些下降。介电常数越低单位长度电容越小阻抗越高。高速板材在这一点上做文章目的就是靠低损耗因子减少信号衰减同时保持介电常数稳定。这些参数是相互牵连的调节某一个会改变整个阻抗曲线。比如你把线宽从5mil加到6mil为了保持100欧姆可能得同时把线距从8mil改到10mil。单纯看一个参数没有意义。2.3 手把手教你算一个差分阻抗假设你手头是一个四层板信号层在第二层参考层是完整的GND层厚H4mil介电常数Er4.3铜厚1盎司线宽W5mil线间距S8mil。用Polar SI9000的Edge-coupled Surface Microstrip模型计算走线在表层一边是空气介质常数大概会取一个加权的混合值。我按经验给你一个大概结果这个组合算出来的差分阻抗大约在92到98欧姆之间接近100但可能偏低一点。如果你想要精确100欧姆两个思路把线距从8mil拉大到10到11mil降低一点耦合阻抗会往上升或者把线宽从5mil减到4.3mil左右也能抬升阻抗。实际板厂通常允许阻抗公差10%或者5%对于多数协议来说95到105欧姆都是可以接受的。这里强调一下介质厚度的重要性如果H从4mil变成3.4mil同样线宽线距差分阻抗可能一下子掉到85欧姆以下这时候不改线距几乎救不回来。所以拿板厂叠层前一定要先问清楚介质压合后的实际厚度而不是只看设计图纸上的“标称厚度”。我遇到过板厂压合偏薄导致100欧姆差分实际只有86欧姆的情况最后只能靠调整线距重新投板费钱费时间。记住一条叠层不确认阻抗无意义。所有精细的线宽线距计算都必须建立在准确介质厚度之上。2.4 用仿真工具和板厂反馈校准软件算出来的阻抗终究是理论值。真正的校准手段是让板厂做阻抗测试条也就是在生产板上预留一条和真实走线同层、同宽、同间距的差分对板厂用TDR时域反射计实测出阻抗曲线。我在项目里一定会盯紧这一步阻抗测试条的结果出来之后和设计值对比如果偏差超过一个固定比例比如8%就要考虑是不是叠层参数或工艺因素导致的系统性偏移。另外能上仿真尽量上仿真。HyperLynx或Si9000可以做简单的二维场求解算得比较快。如果信号速率在10Gbps以上强烈建议用三维场仿真工具看过孔和连接器区域的阻抗突变这些地方的阻抗不连续性对眼图的影响比走线本身大多了。二维场求解看的是“直线段”的阻抗可SI问题的根源往往在“非直线段”过孔、连接器、焊盘、走线拐弯这些地方的寄生电容和电感会导致阻抗突变反射噪声随之而来。3. 布线实操差分对的Layout规则与避坑清单3.1 等长不是唯一目标对称性同样重要很多人一听到差分对布线第一反应就是“等长”。等长当然重要因为它决定了差分信号在P和N之间的时间差也就是Skew最终表现为相位误差和共模噪声。但如果只盯着等长而忽略对称性一样会翻车。我举个例子两条线总长度做到误差1mil以内但P线在中间多绕了一个S形N线则是直线。通过S形绕线补偿了长度差之后两条线的“延迟”在宏观上确实相等了但在局部区域两条线的耦合关系被破坏了。如果绕线区域长度占比不小差分对的奇模阻抗会变化甚至因为两条线之间的间距在绕线区域突然变大耦合变弱差分阻抗瞬时会冲高产生反射。所以我的规则一直是优先保证两条线的路径完全对称也就是“看整体形状”而不是只看总长度。等长的意义是让两条线尽量“同生共死”而不是仅仅在终点对齐。绕线时不要在小范围内集中绕均匀分散开绕尽量对称让长度差补偿均匀分布在整个走线路径上。还有一点绕线的宽度不能比信号本身的上升沿对应的物理长度还长。比如信号上升沿100ps在FR4介质中的传播速度大约是每纳秒6英寸也就是100ps对应0.6英寸约15.2mm如果你的绕线长度远大于这个值很容易因为局部耦合失衡产生串扰反而恶化信号质量。3.2 线宽线距的设定原则设计差分对之前先根据阻抗计算确定合适的线宽和线距这是全局约束。实际布线中线距一旦确定就不要随便变动。很多Layout工程师喜欢在BGA扇出区域把间距压缩然后在外面再拉开这样的结构会导致差分阻抗在两段区域不一致。如果线距变了阻抗就变了反射系数增加。建议在扇出区域尽量保持和外面的线距一致实在做不到至少在变更点的两边做一个渐变过渡不要突变。线距的大小也影响对外串扰。两条差分线之间的间距就是S参数里的SS越小耦合越强但占用的布线空间也越小。高速设计中比较常见的经验值是S等于线宽W的1到2倍。过大的S会让差分对“退化成两条单端线”耦合作用减弱差分模式优势下降。反过来说S如果太小阻抗又偏低必须通过增大线宽或调整叠层来补偿制造工艺上也容易出问题因为蚀刻时的侧壁效应会造成实际线宽和设计值偏离。我见过一个翻车案例为了一味追求近距离耦合把S压到4mil线宽也调到3.5mil结果板厂反馈差分阻抗只有84欧姆因为工艺线宽偏大。后来只能加宽线距到7mil重新投板。所以线距不要抄别人的经验值板厂的实际工艺能力和阻抗公差才是决策依据。3.3 参考平面完整性差分对虽然不像单端信号那样完全依赖地平面但参考平面仍然是高速信号品质的基石。两条线底下如果出现大面积挖空、参考层跨分割、或者换层时回流路径被打断问题依然会冒出来只是表现形式不同。常见的现象是明明TDR测出来走线阻抗正常但眼图质量和EMI测试就是不达标原因多半就是回流路径上有“断头路”。我的一条原则是任何差分对都不能跨分割参考平面。如果非要换层在换层过孔旁边加一个地过孔让回流电流能低阻抗地跳到另一层。过孔间距不要远尽量贴着信号过孔放这样回流面积才最小。不少Layout工程师会忘记加这个“回流地孔”结果换层点变成了辐射天线EMI测试哭都来不及。换层位置还有一个讲究两条信号过孔之间的距离最好在布线时予以控制不要让P和N的过孔间距和走线线距差太多。过孔本身就是阻抗不连续点如果P和N过孔距离又拉开差分耦合瞬间断裂反射更大。用背钻去掉多余的过孔Stub是另一个关键手段尤其是信号速率超过10Gbps的时候过孔Stub的谐振效应会直接毁掉高频段的信号。速率不高时可以适度放宽但过孔Stub长度超过100mil以上我建议还是处理掉。3.4 走线拐弯与间距控制差分对走线不可避免要拐弯但拐弯的方式直接影响阻抗均匀性。直角拐弯会造成拐角处等效线宽增加局部电容变大阻抗下降。这种突变在低速时不明显但高速下就是一个反射点还会带来多余的辐射。常用做法是用45度角或圆弧拐弯。圆弧拐弯的阻抗突变最小是GHz以上信号的标配45度角则适合中低速场景。如果非要90度拐弯可以用两个45度角拼起来中间留一段斜线过渡不要直接做成直角。此外差分对与差分对之间要保持足够的间距。这个间距叫“对被对”间距通常要大于2倍线宽更严格的做法是做到3倍线宽以上。间距太小相邻差分对之间会产生串扰这在多通道接口上尤其致命。PCIe x16显卡那些密密麻麻的差分线如果被对间距拉不开通道之间串扰飙升眼图和误码率都会显著恶化。经验值是同层相邻差分对中心距不小于3W如果能做到5W以上串扰几乎可以忽略。当然布线面积有限时这个值需要和层数、扇出方案一起平衡我的底线是不低于3W。对于同层平行走线的长度也要注意不要让两对差分线平行走太远。即便间距足够平行走线超过一定长度后耦合依然会累积。对于多通道设计尽量让每对线在不同区域分道扬镳不要在超长距离上保持完全平行。3.5 表层和内层的差别差分对可以走表层也可以走内层但两者的阻抗模型和损耗特性不一样。表层走线的介质一边是空气一边是PCB材料阻抗计算时必须考虑空气和FR4的复合介电常数通常取4.2和3.2之间的一个加权值。内层走线上下都被介质包裹介电常数均匀阻抗模型更简单计算误差小。损耗方面表层走线因为铜箔表面粗糙度和集肤效应高频损耗通常比内层大。因此超高速信号更倾向走内层以获得更好的信号完整性和EMI屏蔽。但内层的缺点是维修困难测试探测也不方便。中低速设计走表层完全没问题只是要清楚信号质量要求的边界在哪里。我在实际项目里的习惯是速率超过5Gbps的差分对尽量走内层并且保证上下两侧都被地平面夹住形成“带状线”结构。这样既控制损耗减少对外辐射又能屏蔽外界噪声。速率较低时表层微带线省事关键信号重点处理就行。4. 高频段信号完整性损耗、均衡与眼图4.1 为什么差分对也有衰减差分对并不是“接上就能用”它只是一个传输载体信号在传输路径上会经历多种损耗。铜损来自导体的直流电阻和高频集肤效应频率越高电流越趋向导体表面有效电阻增加损耗也随之升高。介质损耗来自PCB材料的偶极子极化损耗这一部分正比于频率和材料的损耗角正切Df。FR4的Df大约0.02而高速材料如Megtron6可以做到0.002左右差距非常明显。除此之外还有阻抗不匹配导致的反射损耗。如果一个通道的差分阻抗从100欧姆跳变到110欧姆那么反射系数大约是(110-100)/(110100)约4.8%。反射回来信号叠加在原信号上就会产生振铃、过冲影响接收端判决。多个不连续点的反射会互相叠加形成复杂的纹波这就是眼图里经常看到“鬼影”或“眼圈变粗”的原因。4.2 眼图怎么看眼图是衡量高速数字信号质量最直观的工具。用示波器把大量数据比特叠加在一起就形成类似眼睛的图案。眼图的“眼睛”张开越大说明信号的电压余量和时间余量越充足系统越稳定。如果眼图已经完全闭上说明接收端已经无法可靠区分0和1了。实际测试时眼睛的高度对应电压噪声容限眼睛的宽度对应时序抖动容限。对于单个差分通道眼图的形状和差分信号的共模噪声、模式转换、串扰都有关系。如果P和N出现偏斜Skew眼图的交叉点会偏离中心如果共模噪声过大眼图上下边界会出现模糊的宽带噪声。看眼图时要顺手看抖动分析结果随机抖动和确定性抖动。随机抖动来自热噪声、电源噪声服从高斯分布没法完全消除只能控制它的量级确定性抖动来自串扰、阻抗不连续、电源调制等往往有规律、有界可以通过改善布线和去耦来抑制。我调试时优先处理确定性抖动因为它是“由设计决定的”改完就能看到效果。4.3 均衡器的作用和局限高速链路速率上升后损耗使信号高频分量大幅衰减接收端看到的波形就像“磨平”了一样眼图几乎闭合。这时仅仅靠布线优化已经不够必须在链路中加入均衡器。发送端有去加重或预加重对高频分量进行预增强接收端有CTLE和DFE对高频损耗做补偿。有工程师把均衡器理解为“万能药”觉得只要开了均衡布线差一点没关系。这是误区。均衡器只能补偿固定的、已知的通道频率响应当通道存在严重的阻抗不连续或随机抖动时均衡器的表现会很差。更现实的情况是均衡器提高了一定程度的损耗容忍度但它是以牺牲噪声性能为代价的过高的增益会放大高频噪声和串扰。所以布线质量依然是基础均衡器只是锦上添花。我在调试PCIe和万兆以太网时都会检查接收端均衡器的设定值。如果训练结束后EQ系数特别高说明通道损耗很大除了调EQ还需要反思PCB走线是不是太长、过孔是不是太多、材料是不是该升级。EQ系数是一种指标帮你量化通道质量。4.4 实测下来板材选择和走线长度怎么平衡高速板材不是所有差分对都需要大部分情况下FR4照样能用。关键看通道长度和速率。比如10Gbps的信号走FR4如果走线长度超过10到12英寸接收端的眼图可能会非常勉强。这时候要么缩短走线要么换低损耗材料要么在芯片里开更强的均衡。三种方案各有代价我的习惯是用损耗预算表来做初步评估。举个例子FR4在10GHz时每英寸的插入损耗大约0.5到1dB超高速材料可以做到0.2到0.3dB。如果链路预算允许14dB的损耗FR4最多走15到20英寸而超高速材料可以走更远。不过超高速材料价格翻倍LayerStack也要重新评估。通常我的决策逻辑是先看系统约束能用短线解决就绝不换材料必须长距离传输时再评估换材料和加均衡的成本差异。5. 调试经验遇到差分信号质量差的典型场景5.1 场景一等长做到位了眼图还是很差这个现象最迷惑人。长度匹配做到1mil以内阻抗也算得准过孔加了回流地孔可眼图就是不爽原因往往藏在细节里。比如走线宽度变化扇出区域线宽变细阻抗随之上升形成局部反射。这种情况在BGA下面非常常见因为空间紧张线宽被迫压缩但没有人回来检查压缩后的阻抗是否依然匹配。另一个容易忽视的细节是耦合电容的位置和封装。高速AC耦合电容的焊盘会增加寄生电容如果焊盘设计不合理比如焊盘比电容本体大出太多信号在高频段的反射会显著增加。有些高端方案会要求电容采用更小的封装以控制寄生效应或者在电容下方挖空参考平面以减少电容效应这个要结合具体芯片的方案要求来定。遇到眼图问题时我建议先量TDR把阻抗突变点的位置找出来。TDR曲线在哪个位置出现明显凹陷或者凸起哪里就是问题所在。不要上来就怀疑芯片多半是互连设计里的小细节积累成灾。5.2 场景二ESD和信号质量难以兼得很多高速接口为了防静电加入了ESD保护器件但这些器件本身就有寄生电容尤其是在IO保护上使用的TVS管寄生电容可能高达几皮法。如果把ESD器件直接跨接在差分对和地之间会显著增加差分对上的电容负荷导致阻抗突变和信号反射。处理这个矛盾的思路是选择低寄生电容的ESD器件差分对之间甚至可以使用专用的低电容桥式保护方案。布线时ESD器件尽量靠近连接器或接口入口缩短Stub长度在ESD器件周围可以适当调整差分对的线宽或间距来补偿额外电容但这种方式能力有限超出可调范围就换更高速率的保护器件。最稳妥的做法是让ESD焊盘成为差分走线路径上的“过路站”而不是从走线上引出一根很长的分支线再接器件。那种分支线就是典型的阻抗毒瘤。5.3 场景三强干扰环境下共模噪声超标差分对的共模抑制能力是理论上的实际 Layout 如果不对称共模噪声就会转化为差分信号干扰真实数据。转换的源头包括长度不匹配、参考平面不完整、过孔回流路径不一致、耦合电容参数不一致等。当EMC测试发现辐射超标并且频谱特征跟时钟或数据速率相关时优先怀疑模式转换。处理手法很简单做好对称性是第一道防线确保任何不对称都是“可控的最小值”在差分对入口加入共模扼流圈共模电感可以有效抑制共模噪声往外跑在电源平面上去耦做好防止电源噪声通过ESD器件或驱动芯片进入共模回路。共模扼流圈的带宽和额定电流要匹配实际信号速率选型时不能只看封装大小。5.4 常见问题速查表现象可能原因排查方向TDR在差分对某段阻抗明显偏低线距过小、线宽过宽、参考层局部挖空检查该段走线宽度和两侧参考平面完整性眼图闭合但芯片EQ没超标过孔Stub过长、连接器区域阻抗跳变查过孔背钻和连接器焊盘设计同速率时辐射超标差分对不对称导致共模转差分查等长对称性、回流路径、共模扼流圈多通道系统串扰大被对间距不足、并行走线过长拉开被对间距、调整布线分区信号边沿有振铃阻抗不连续、接收端输入电容效应查走线过孔、ESD器件、焊盘电容| 排查问题时工具优先级也是我吃过亏之后总结出来的先用TDR定位物理位置再用眼图和抖动分析判断信号质量最后用频谱仪辅助判断EMI来源。不要一上来就盲调参数那样大概率白忙。6. 一个完整的差分对设计检查清单6.1 布线前必须确认的叠层参数叠层在PCB设计中往往被当成“板厂的事”但对差分对而言它直接决定阻抗基准。我的习惯是布线前就找板厂拿到明确的叠层结构图包括每层介质厚度、铜厚、介电常数。重点确认以下几项信号层到最近参考平面的介质厚度H以及这个厚度的公差范围层压结构是微带线还是带状线决定参考平面和损耗特性外层铜厚与内层铜厚是否一致表面处理工艺是否影响阻抗板材Df和Dk在目标频率下的实际值高频设计要用频变参数如果板厂给的阻抗测试条设计里参考层和你的信号层不对应那测试结果就不代表真实走线情况。比如你的差分对参考的是L3层GND但板厂测试条参考的是L2层结果自然不可比。所以拿到阻抗测试报告时第一件事是核对测试条模型是否和你的实际走线环境一致。6.2 布线过程中的自检要点我习惯在每个阶段的Layout快结束时做一轮自检高速部分尤其严格。自查顺序一般是叠层确认确认再确认线宽线距是否全场一致排除扇出区域不加补偿的情况、参考平面是否完整有没有开窗和挖空、过孔间距和回流地孔是否合理、等长匹配是否对称、被对间距是否满足要求、交流耦合电容焊盘是否影响阻抗。这里多说一句线宽在全场一致是指正常情况下如果在BGA扇出区域不得不缩细那么必须重新评估阻抗并且最好通过仿真验证。不能想当然觉得“只有一小段没什么影响”高速信号对局部阻抗突变的敏感性远高于直觉。6.3 投板前与板厂的沟通细节和板厂沟通时光发一版Gerber是不够的需要明确指定哪些网络是阻抗控制线、目标阻抗是多少、允许公差是多少、测试条要怎么打、叠层结构是否和生产一致。关键点包括把需要控阻抗的差分对网络名明确列出来给板厂一张表标注差分阻抗目标值比如100欧姆5%确认测试条数量与位置建议每层至少两根确认背钻范围和Stub剩余长度要求这些信息给得越清楚越能避免“发现阻抗不对再补投一版”的结局。我有一次因为没在图纸上标背钻需求板厂默认不背钻生产出来后高频段眼图直接全灭整批板子只能报废重做损失不小。7. 最后分享一点心得做差分对设计这么多年我最大的体会是这玩意儿入门不难难在把每一个细节都做对。100欧姆看起来很简单但真正做出一版眼图漂亮、EMI通过、良率稳定的板子背后是叠层、布线、过孔、材料、阻抗控制的综合平衡。每次看到有人发帖问“差分对为什么跑不通”我第一反应不是告诉他具体是哪里坏了而是建议他把参考平面和过孔回流路径先查一遍这两个地方能解决至少一半的信号完整性问题。如果你正在做第一版差分对设计我的建议是先把这篇文章里提到的检查清单过一遍再动工。如果你已经踩了坑也别慌把TDR测一遍、把眼图测一遍、把频谱仪拉一遍问题一般会自己现形。高速设计没有玄学只有还没被找到的原因。最后再分享一个实用小技巧做等长匹配时尽量把绕线放在信号不太敏感的区域比如连接器附近或者走线的末端。因为绕线本身就是阻抗不均匀的地方放在接收端附近相比放在源端附近对发送波形质量的影响会更小这是我实测下来一个很有用的经验。希望你能少走弯路一击命中。