SK 海力士披露下一代 HBM 内存将引入英特尔 EMIB 先进封装技术后业内讨论的焦点很快从 DRAM 颗粒的堆叠层数转向了封装互连方式。HBM 的高带宽并不只来自 DRAM 阵列本身更来自如何把多层 DRAM die 和逻辑 die 在极短距离内连接起来。可以说HBM 的每一次代际升级都伴随封装工艺同步升级。接下来文章会从 HBM 对先进封装的依赖、EMIB 的结构差异、下一代 HBM 的工程挑战、封装验证链路以及系统软件的联动影响几个层面展开分析帮助芯片设计、封装集成和系统软件方向的工程师快速理解这次技术披露背后的实际价值。1. HBM 为什么必须依靠先进封装而不是普通 PCB 布线1.1 先从一颗 HBM 的物理结构说起普通 DDR 内存颗粒的接口位宽通常是 x8 或 x16信号从 DRAM 颗粒的引脚出来之后经过 PCB 走线到达 CPU 或 SoC 的内存控制器。走线越长延迟越高阻抗连续性和串扰控制也越困难。所以桌面平台的内存频率提升往往要配合更好的主板布线、信号完整性和颗粒端接方案。HBM 走的是完全不同的路线。它把多个 DRAM die 垂直堆叠起来每层 DRAM die 之间通过 TSVThrough-Silicon Via硅通孔互联。TSV 是在硅片上垂直打孔、填充铜导体后形成的通道它让信号可以直接穿过 DRAM die 本身上下传输而不是像普通 PCB 那样水平绕到边缘。堆叠之后底部再用一个基础逻辑 dieBase Die收拢来自各存储层的 IO并将 1024 根或更多数据线统一引出。HBM 不是标准 DIMM 形态本质上更接近一个“多 die 共封装系统”因此它从一开始就必须借助先进封装完成整体集成。TSV 的作用可以理解为给每一层 DRAM die 开了一条垂直的“近道”。相比用引线键合或边缘走线把层与层连接起来TSV 把互连距离压缩到硅片厚度量级同时能支持极高密度的数据通道。但 TSV 也有明显代价硅片需要减薄钻孔、填铜、凸点制作都要在晶圆级完成工艺难度和成本明显高于普通内存封装。1.2 带宽来自“走线宽度”而不是单纯频率HBM 的带宽计算公式是带宽 数据速率 × 接口位宽。HBM 之所以被称为高带宽内存核心优势不是单根信号跑得极快而是把接口位宽做得极大。普通 DDR4 单通道只有 64 bitHBM 的接口位宽则可以达到 1024 bit 量级。要在逻辑 die 和 HBM 基础 die 之间传这么宽的数据普通基板几乎无法承受。问题在于板级走线需要控制等长、阻抗、串扰还要占用大量封装面积。位宽翻倍走线数量也会翻倍这会直接拉大封装基板的面积和层数成本快速上升。先进封装给出的解决办法是把原本应该走普通基板的密集互连放到更短、更细的互连层里。在芯片局部区域使用硅桥或硅中介层可以让线宽线距远小于有机基板同时大幅缩短信号路径。这相当于在芯片和内存之间修了一条很宽的专用近路而不是让信号绕行整片基板。还要区分的是HBM 的高带宽不等于无限增加堆叠层数就能解决。堆叠更多 DRAM die 可以提高容量但如果底层 IO 数量和封装扇出能力没有同步提升数据只能堵在最后一公里。所以每一代 HBM 升级往往同时推动堆叠层数、数据速率、IO 数量和封装互连密度的变化。1.3 先进封装的本质:重新划分“片内互连”和“片间互连”片内总线的互连密度极高但不同芯片很难用同一套先进制程制造。HBM 的 DRAM die 可以使用成熟的 DRAM 工艺GPU 或 CPU 则使用高性能逻辑工艺两者的工艺节点、电压要求和设计规则并不一致。传统片间互连通过 PCB 走线灵活性高但密度低。先进封装则在这中间增加了一个新层次不同芯片仍然分开制造但在封装级实现接近片内的互连密度。对 HBM 来说这意味着 DRAM 制造工艺和逻辑制造工艺可以独立选择不用为了强行做单芯片集成而牺牲成本或性能。工程师需要判断哪些信号走片内总线、哪些信号走片间封装互连、哪些信号走板级 PCB而不是简单地把所有互联都塞进同一个工艺节点。这个设计边界正是 HBM 高性能和成本之间取得平衡的关键。从热搜来看HBM、内存、先进封装技术这几个词经常被同时讨论。原因是它们在实际产品中高度耦合没有先进封装HBM 的高带宽无法落到真实系统没有 HBM 的带宽需求先进封装的演进速度也不会像现在这样快。2. EMIB 是什么从硅桥到局部高密度互连2.1 EMIB 的核心把硅桥嵌入基板EMIB 的全称是 Embedded Multi-die Interconnect Bridge由英特尔提出。它的核心思路非常直接不需要用一整块硅中介层覆盖所有芯片而是在封装基板内部嵌入一小块高密度布线硅片这块硅片被称为硅桥。硅桥表面有极细的金属布线层负责连接两颗芯片的局部 IO 区域。芯片与桥之间使用 micro-bump 连接普通全局信号仍然走封装基板。这样一来高密度互连只会出现在真正需要高速、高密度传输的边界上不需要把整个封装做成硅中介层。用一个交通类比来说明如果城市里只有两个路口车流密集只需要在这两个路口修高架桥而不是把所有道路全部改造成高架。硅桥的线宽线距远小于有机基板因此能在有限面积内扇出大量信号。同时桥的存在让两颗原本可能分开较远的 die 可以在封装内“近距离对话”。对于 HBM 这类接口位宽极大的器件硅桥可以有效缩短信号路径降低延迟并减少普通基板走线带来的寄生电容和电感。2.2 EMIB 与全区域硅中介层的关键差异过去几年常见的大规模 2.5D 集成方案比如 CoWoS 路线的核心思路是使用一块完整的硅中介层承载逻辑 die 和多颗 HBM。硅中介层覆盖芯片下方的大面积区域所有 die 之间的高速互连都先集中到中介层上再统一扇出到封装基板。这种方式适合多颗 HBM 围绕一颗大算力芯片的高密度集成但硅中介层面积越大成本越高翘曲和良率压力也越大。EMIB 则有不同的取舍。它只在桥接区域使用高密度布线硅片硅面积明显更小成本相对可控同时封装基板的翘曲管理也更灵活。代价是桥嵌入基板的工艺更复杂桥与基板、芯片与桥之间的对位关系都要求更高的加工精度。设计上高密度互连的位置会被桥的位置约束所以芯片的 IO 布局必须提前与封装设计充分对齐。下面用一张对比表梳理两者的主要差异。对比维度全区域硅中介层如 CoWoS 思路嵌入式硅桥EMIB 思路互连范围芯片下方整片区域都有硅层只在芯片边缘或局部 IO 区域有桥硅面积大接近整个 SoC 面积小只覆盖桥接区域布线密度全局都能保持高密度只有桥接区域高密度其余仍走基板成本与良率大硅片成本高翘曲和缺陷风险高硅面积小成本可控但桥与基板对位困难设计灵活性多 die 联合布局灵活适合大阵列支持分布式 chiplet但高速位置受桥位置约束典型场景多颗 HBM 围绕逻辑 die 的大规模集成两两 chiplet 或 HBM 与逻辑 die 之间的局部高带宽互联需要强调的是这两种方案并不是永久竞争关系。EMIB 的优势在于节省硅中介层面积全区域硅中介层则在超大系统集成上更直接。实际产品中厂商也可以根据需求把高带宽区域用桥、低带宽区域用基板混合起来设计。2.3 SK 海力士引入 EMIB 的工程含义SK 海力士是一家内存厂商本身不自研 GPU 或 CPU但它需要确保 HBM 能够与客户的逻辑芯片在同一个封装内高效协同。引入 EMIB 之后HBM 堆叠可以与逻辑 die 在封装内通过硅桥直接建立高密度连接而不必要求整个封装都采用大面积硅中介层。对 SK 海力士来说这意味着 HBM 的基础 die 设计需要与封装方案更紧密地配合。基础 die 的 IO 分布、bump map、供电网络和测试策略都要围绕硅桥的位置和扇出能力进行优化。对下游系统厂商来说如果 HBM 和逻辑 die 可以通过 EMIB 集成封装总成本和设计周期有可能比全区域硅中介层更可控。当然具体采用哪种集成方式取决于 SoC 的带宽需求、封装尺寸、散热条件和量产良率无法只用一句“引入 EMIB”就得出结论。3. 下一代 HBM 引入 EMIB 后要解决哪些工程问题3.1 互连密度提升带来的凸点工艺挑战下一代 HBM 引入 EMIB本质上是在基础 die 和逻辑 die 之间增加一级高密度硅桥互连。高密度桥上有细线宽线距的走线而 HBM 基础 die 的 IO 需要通过 micro-bump 与桥对齐。bump pitch 越小单位面积能放下的信号数量越多但贴装精度和工艺窗口会迅速收窄。常见缺陷包括bump 桥连两个相邻焊盘被多余金属短路bump 空洞导致虚焊或接触电阻偏大芯片贴装时的 x/y 偏移和旋转误差在微米级尺度下可能直接造成开路或短路。回流焊曲线也要精确控制升温太快会加剧挥发物残留降温太快可能增加残余应力。对于 HBM 这种多层堆叠加桥接的方案任何一层界面的凸点异常都可能表现为整颗封装在特定通道或地址区域的读写错误。设计阶段要做的第一件事是让 HBM 基础 die、逻辑 die、硅桥三方的 bump map 在同一套坐标系下完全对齐。任何一方单独改版都必须重新进行协同检查。3.2 材料热失配与翘曲有机基板、硅桥、DRAM 堆叠、逻辑 die 的 CTECoefficient of Thermal Expansion热膨胀系数各不相同。热循环时不同材料膨胀或收缩的幅度不同界面上就会产生剪切应力。EMIB 方案里硅桥被嵌入有机基板它本身是刚性硅片周围却是更容易变形的有机材料应力会集中在桥边缘和芯片与桥的连接区域。如果底部填充胶或者密封材料的流动性、粘接力、弹性模量选择不当长期可靠性测试中很可能会出现分层。翘曲的高发节点包括晶圆减薄后、HBM 堆叠体切割后、贴装回流焊过程中、以及模块装配散热盖之后。翘曲过大会导致后续工序对位不良甚至造成芯片开裂。面对这个问题工程团队需要很早建立热-机械仿真模型。仿真输入不只是材料 CTE 和模量还包含各层厚度、bump 密度、桥的尺寸和位置、回流焊温度曲线。可以把仿真与实测 warpage 数据相互验证逐步收敛材料选择和工艺参数。3.3 信号完整性、供电完整性和热管理必须共同设计HBM 数据速率持续提升信号经过逻辑 die、micro-bump、硅桥、再回到 HBM 基础 die 的多个互连层级插入损耗、串扰和反射都会影响最终眼图。高密度布线区域如果没有足够的参考地平面信号回流路径会被切断引起额外噪声。因此桥上的走线层分配、地线数量、蛇形等长补偿都要做精细设计。供电完整性问题同样不可忽视。HBM 的 IO 数量多同时翻转时会产生较大的瞬态电流。封装寄生电感会导致电压跌落进而影响信号边沿和时序。设计上需要合理布置去耦电容让电容尽量靠近 HBM 栈和逻辑 die 的供电引脚。电源/地 bump 的数量不能因为追求信号密度而被过度压缩否则电源噪声会成为整套 HBM 接口的瓶颈。热管理则要从系统 TDP 的视角看。HBM 堆叠的散热路径本来就差顶部 DRAM die 的热量需要经过 TSV、基础 die、micro-bump 才能传导到基板和散热器。引入 EMIB 后局部硅桥又会增加一层热传导路径。硅桥本身导热能力尚可但它被嵌入在有机基板中周围材料热阻大如果桥位置正好位于高功耗区域可能会成为局部热点。设计时要做芯片级与封装级联合热仿真而不能只看 DRAM 外壳温度。4. 封装工艺流程和验证链路怎么组织4.1 一套典型的 2.5D/EMIB 流程先进封装的流程会因为具体方案、材料和使用设备不同而存在差异但核心步骤可以概括为以下几个阶段。学习时不需要死记步骤顺序而要理解每一步为什么存在。晶圆级凸点制备在 DRAM 堆叠体和逻辑 die 完成晶圆工艺后在 IO 区域制作 micro-bump。这一步决定了后续贴装能否形成可靠的金属连接。DRAM 堆叠把多颗 DRAM die 通过 TSV 逐层键合形成 HBM 堆叠体。此时需要检查每层 die 的厚度、TSV 露出质量和键合强度。基板预处理在封装基板特定位置预留腔体或标记把硅桥嵌入基板内部并用介质材料或粘合材料固定。桥的位置就是未来两颗 die 之间高密度互连的关键区域。芯片贴装将 HBM 堆叠体和逻辑 die 贴装到基板上方。贴装时必须让 HBM 基础 die 和逻辑 die 的 IO 区与硅桥精确对齐。回流焊通过回流焊温度曲线让 micro-bump 与桥焊盘、基板焊盘形成金属连接。升温速率、峰值温度和降温速率都会影响焊接质量。底部填充在芯片与基板之间填充聚合物材料包围 micro-bump缓解热应力并保护焊点免受湿气与热循环影响。加盖或散热点安装散热盖、散热片或灌封材料完成封装外壳和热传导路径。测试与可靠性执行短路/开路测试、功能测试、老化、热循环、温湿度偏压试验等。每个阶段都必须设置检查点。比如芯片贴装后可以用光学检查确认对位偏移回流焊后可以用 X-Ray 检查焊点完整性底部填充后可以用超声扫描检查空洞和分层。4.2 关键工艺参数与管控点下表列出 HBM 先进封装中的关键参数域、趋势和管控方式。具体数值会随工艺节点、材料体系和产品规格变化不能直接套用固定数字。参数域趋势对设计/工艺的影响常见管控方式Micro-bump pitch持续缩小决定单位面积 IO 数量也决定贴装精度要求高精度光学对位贴装偏移实时检测硅桥布线层数与线宽线距层数更多、线宽更细影响扇出布线与信号质量DRC、阻抗仿真、测试结构TSV 直径与深度细孔径、深孔影响电阻、电容和填充难度电镀均匀性监控、超声扫描封装基板厚度与翘曲高多层、低翘曲影响整颗封装可制造性应力仿真、在线 warpage 测量Underfill/Molding 材料低 CTE、高流动性影响可靠性和空洞控制材料表征、SAT 检测这里要特别说明先进封装里最复杂的往往不是单个参数做到极致而是多个参数之间的相互约束。比如 bump pitch 缩小可以带来更多 IO但底填胶的填充间隙会变小胶材流动性和表面张力可能出现问题。又比如硅桥布线更细可以改善扇出但铜填充和 CMP 工艺的难度也会上升。项目落地时应该做参数敏感性分析找到最容易导致良率损失的瓶颈。4.3 失效分析链路从电测异常倒推封装缺陷当整颗封装功能异常或 HBM 通道错误数量明显偏高时需要先区分问题是来自 DRAM 颗粒本身、逻辑 die、基板还是硅桥。一个可靠的顺序是先做电测定位区域再做无伤扫描最后做物理破坏性分析。推荐排查路径如下系统级或测试机台功能测试确定故障通道、地址范围和错误类型。无源扫描分析使用 X-Ray、SAT、CSAM 检查 micro-bump、桥和基板内部结构。电性失效定位使用 TDR 测试阻抗突变位置用 EMMI、OBIRCH 定位短路和漏电位置。物理破坏性分析通过平行研磨、SEM、EDX、FIB 切面观察异常界面的微观形貌和元素成分。下面是一张常见封装失效现象与建议验证手段的速查表。失效现象可能封装原因建议验证手段特定通道开路或高阻micro-bump 虚焊、桥焊盘连接开裂电测、X-Ray 2D/3D、SEM 切面热循环后失效增加underfill 分层、桥与基板界面开裂SAT/CSAM、热机械仿真电源短路或大电流漏电bump 桥连、桥内走线短路I-V 曲线、FIB 切面、OBIRCH信号眼图恶化、误码率高桥走线阻抗不连续、参考地不完整TDR、眼图测试、3D 电磁仿真实际排查中最容易犯的错误是过早进入破坏性分析。一旦切开样品就失去继续复测的机会。建议先做可重复的无源扫描和电测保留证据再做 FIB 或研磨。5. 封装方案变化会传导到系统软件层5.1 内存控制器和固件要感知 HBM 拓扑HBM 的集成方式一旦从传统中介层转向局部桥接内存控制器看到的物理拓扑也会变化。HBM 数据信号经过的逻辑 die、micro-bump、硅桥、基础 die 路径顺序可能不同访问延迟和功耗表现会有差异。内存控制器需要处理更宽的接口和更细粒度的 Bank/Group 调度同时还得从 HBM 内建温度传感器读取实时温度动态调整刷新率。高温环境下DRAM 刷新周期需要缩短否则数据保持时间不足低温或者空闲状态又可以降低刷新频率以节省功耗。这些策略通常由 SoC 固件和 DRAM 控制器共同实现。设计固件时不能假定 HBM 与普通 DDR 的时序和热行为完全一致。HBM 堆叠内部的热传导路径更长局部热点可能出现在栈顶或栈底固件最好能根据多个温度点做降频保护而不是只依赖单一传感器。5.2 操作系统和内存诊断工具如何配合从操作系统角度看HBM 通常被识别为系统中的一类内存节点。它的性能属性、距离关系和容量可能和普通 DDR 不同因此 Linux 的 NUMA 机制、内存热插拔和内存压力控制逻辑都需要调整。查看内存层级时可以使用如下命令# 查看当前系统的 NUMA 节点和距离 numactl --hardware # 查看系统日志中与内存控制器、EDAC 相关的记录 dmesg | grep -i -E edac|mce|memory error # 查看内存错误计数如果发行版安装了 edac-utils edac-util -s这些命令适合普通内存故障定位不限于 HBM。对于 HBM如果片上 ECC 存在操作系统需要能看到对应错误计数否则无法区分是 DRAM 阵列位翻转、桥接链路误码还是供电噪声导致的数据错误。系统软件的职责不是直接看到硅桥而是把硬件上报的错误分类、隔离和告警配合更高层的内存故障预测机制。最近热搜里经常提到“内存泄露”“内存模型”“内存分页”这些软件概念在 HBM 场景中同样重要。内存分页和 NUMA 策略决定了 HBM 的页怎么分配、怎么迁移内存模型决定了 CPU 多核之间对相同地址的可见性内存泄露检测工具则需要在 HBM 和普通内存之间都保持可用。引入 HBM 之后软件排查内存问题要多一层“硬件层级”的判断而不能只盯进程堆栈。5.3 把内存问题逐层剥离:软件、颗粒、封装当系统报出 HBM 相关的可纠正错误或不可纠正错误时需要按层排查。推荐的顺序是软件层确认问题是否稳定复现是否与特定进程、线程负载相关错误计数是否持续增长。颗粒层通过 HBM 内建 MBIST 或 ATE 跑地址扫描和 March 算法排除 DRAM 阵列缺陷。封装层做 X-Ray、SAT、TDR检查 micro-bump 和硅桥连接。系统层在高温、低温、高电压、低频等不同边界条件下复测观察失效是否随温度或电压变化。很多团队在遇到 HBM 报错时第一反应是换一颗芯片后继续测试。这在初期排查可以接受但如果问题反复出现必须回到封装和系统设计层面找根因。否则即使更换芯片同样的布局和工艺问题还会在下批次出现。6. 常见误区、工程风险和下一步关注点6.1 三个容易误解的知识点第一个误解是“EMIB 会完全替代全区域硅中介层”。实际并非如此。EMIB 适合局部高带宽互连全区域硅中介层更适合大阵列 HBM 与超大逻辑 die 的集成。不同产品需求不同选型要看带宽密度、面积、成本、散热和工艺成熟度。第二个误解是“HBM 带宽主要靠堆叠更多 DRAM die”。堆叠增加容量但带宽由接口位宽、数据速率和封装互连共同决定。如果基础 die 的 IO 数量、硅桥的布线密度和逻辑 die 的 PHY 能力跟不上堆叠再多层也无法形成有效带宽。第三个误解是“封装方案是晶圆厂的事系统软件不需要关心”。当 HBM 以不同拓扑进入系统时OS 的 NUMA 距离、内存控制器调度、热管理策略和错误处理都会变化。封装实际上是系统软硬件边界的一部分越早纳入系统架构讨论越能避免后期适配问题。6.2 工程化落地时的实际风险从工程管理角度看下一代 HBM 引入 EMIB 至少带来四类风险。第一是供应链与工艺成熟度风险。硅桥基板、高密度 micro-bump 制程、贴装设备都需要时间爬坡新产线产能和良率可能有波动。项目排期要预留多轮试产和可靠性验证时间。第二是协同设计复杂度风险。HBM 基础 die、逻辑 die、硅桥和封装基板四方的 bump map、电源网络、走线规则必须同时冻结。任何一方在后期改版都会带来连锁验证成本。第三是测试覆盖风险。高密度互连区域一旦封装完成很难单独观测内部信号。设计阶段就要加入扫描链、边界扫描、环回测试和试产测试结构否则量产后的故障定界会非常困难。第四是热与功耗风险。HBM 堆叠体的散热路径本来就差硅桥的加入会改变局部热流密度。系统级 TDP 模型要包含封装结构热阻不能只按 Dr.am die 的 datasheet 热阻估算。6.3 给工程师的学习路线建议芯片设计或封装方向的同学建议从 JEDEC HBM 规范入手理解接口协议、TSV 分配和刷新机制再结合封装工艺课程掌握 micro-bump、硅桥和底部填充等核心技术。还可以找一些官方公开的封装论文或研讨会资料分析 EMIB 和 CoWoS 两套方案的实际案例。系统软件方向的同学建议先熟练使用 Linux 的 NUMA 查看、EDAC 和内存性能工具再深入内存控制器驱动和内存热管理策略。可以尝试在包含 HBM 的开发板上做读写压力测试观察系统层错误上报与硬件日志的对应关系。如果条件允许用 FPGA 验证平台模拟 HBM 控制器接口是一个实践中很有效的入口。先跑通基础读写再人为构造地址错误或数据翻转观察错误上报和恢复路径。完成这些练习后再看封装失效分析报告就会更容易理解为什么底层封装问题最终会表现为复杂的内存错误。这一轮 HBM 与 EMIB 的组合真正值得关注的不是某一家公司的技术标签而是内存颗粒与逻辑芯片在物理层被拉得越来越近的趋势。对工程师来说理解封装不再只是封装厂的事而是芯片设计、系统架构、软件调试共同依赖的基础知识。无论是做 HBM 控制器、写内存诊断工具还是规划下一代封装协同设计提前建立从凸点到操作系统的完整视角都会在后续项目里带来明显优势。