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先说这条新闻本身。Alphawave Semi宣布在TSMC 3DFabric平台上交付UCIe Chiplet IP对行业来说是个信号UCIe从标准宣发阶段进入到了“拿着可用的IP做实际芯片设计”的阶段。以前我们说Chiplet更多是在PPT里谈概念现在产业链把标准、IP、封装、工艺都推到了量产前夜。这篇文章不打算做新闻复述而是想借这个事件把UCIe、Chiplet和3DFabric这条链路完整拆开讲清楚。我会把整篇内容分成五块。第一块讲Chiplet为什么绕不开UCIe第二块把UCIe标准的技术结构拆开重点看物理层和协议层第三块详细分析Alphawave这个IP方案以及TSMC 3DFabric平台的定位第四块聚焦“如果你要在自己的芯片里集成这套IP设计选型和实现要注意什么”第五块是真实项目中常遇到的问题和排查思路。既有行业视角也有落地经验适合芯片架构师、后端物理设计、封装协同设计以及对先进封装和Chiplet生态感兴趣的工程师阅读。1. Chiplet时代的连接难题为什么UCIe会成为行业焦点1.1 从单片SoC到Chiplet良率、成本与复用的三重逻辑先聊聊行业背景。这几年先进工艺越走越深单片SoC的处境越来越尴尬。5nm、3nm制程下一个几百平方毫米的大die哪怕只有一颗致命缺陷整颗芯片直接报废。面积越大、工艺越先进良率掉得越厉害而掩模成本、流片成本却是直线上升。中小设计公司根本扛不住这种玩法即便是大厂对超大芯片的每一个改版也都慎之又慎。Chiplet的思路恰好绕开了这个死结把一颗大die拆成多颗较小的chiplet再用die-to-die互连把它们拼成一个完整系统。每一颗chiplet面积小良率可控更重要的是不同功能的die可以选用最适合的工艺——IO die可以用28nm或12nm这类成熟工艺计算逻辑die用先进工艺射频或传感部分用特殊工艺。这样既降成本又保留了系统性能。另外同一颗chiplet还可以在多个产品线里复用研发投入的摊销逻辑也顺了。但拆开之后连接就变成了核心问题。计算die和IO die之间、两个计算die之间、计算die和memory die之间都需要高速连接。这个连接如果带宽不够、延迟太大、功耗太高那chiplet拆分带来的收益会被互连损耗吃掉大半。尤其在GPU、NPU、DPU、交换芯片这类数据搬运极度密集的场景die与die之间的互连带宽直接决定系统的最终性能。顺带回应一下热搜里“UCIe技术突破内存墙”这个说法。Chiplet本身并不等于突破内存墙它的核心价值在于把内存和计算单元以更灵活的方式拉近。比如通过UCIe把计算die和一个带HBM接口的memory die放到同一个封装里访问路径比走PCB短了几个数量级延迟降低、能效提升。这才是缓解“内存墙”的实际路径本质是物理距离和互连效率的改变不是魔法。1.2 UCIe与竞争对手为什么不是BoW、OpenHBI或自定义接口在UCIe出现之前die-to-die接口的格局相当分裂。Intel有AIB开放过一阵子但生态有限AMD有自家Infinity FabricNVIDIA有NVLink-C2C这些都是封闭方案台积电有LIPINCON三星也有自己的东西。开放社区这边OCP推动过BoW还有基于HBM物理接口的OpenHBI。每一个方案单看都有可取之处但放到产业里就是问题封闭方案用了就深度绑定开放方案背后没有足够强的产业链支持。UCIe能杀出来本质原因是它把“标准”真正做成了共识。参与联盟的厂商覆盖了芯片设计、代工、封装、系统集成从标准发布第一天起就不是某个公司的私有协议。更重要的是UCIe在物理层兼容性上做得聪明同时覆盖标准封装和先进封装两条路线低成本场景和高带宽场景都能接在协议层又直接对接PCIe/CXL生态这对数据中心场景吸引力极大。操作系统和软件栈可以大量复用成熟机制不需要为了一个新接口从头造轮子。接口标准提出方协议支持封装支持生态现状BoWOpen Compute Project自定义流协议有机基板为主热度明显降低OpenHBIOpen Compute Project自定义先进封装HBM PHY基础小众圈子AIBIntel自定义先进封装被UCIe吸收/替代UCIeUCIe ConsortiumPCIe/CXL/Stream标准先进封装产业主流共识另外多说一句这里的IP指的是半导体设计中的知识产权核不是网络IP地址很多刚入行的朋友看到“IP”这个词会懵。在芯片行业IP就是一颗可复用的功能模块比如SerDes IP、PCIe Controller IP、UCIe PHY IP你可以把它理解成乐高积木里的一块标准零件。2. UCIe协议深度拆解物理层、D2D适配层与协议层2.1 物理层的两种模式标准封装与先进封装UCIe的协议栈分三层最下面是物理层PHY中间是Die-to-Die适配层最上面是协议层。PHY负责电气信号传输包括驱动接收、时钟生成与恢复、加扰、通道均衡以及一个独立边带通道。这套结构跟传统SerDes的PHY思路接近但形态上很不一样它是并行总线不是串行高速差分对。PHY分两种工作模式这是UCIe设计上最有意思的地方。标准封装模式针对有机基板这类常规封装。凸点间距相对大通道相对长信号损耗也大每pin速率不会特别激进。优点是成本低、供应链成熟。一颗成本敏感的消费类chiplet没必要上高级封装用标准封装模式就够了设计起来也简单。先进封装模式则针对硅中介层、RDL中介层、fan-out桥接这类高密度互连。凸点间距小通道极短信号质量好每pin速率可以做到32Gbps量级甚至更高带宽密度远超标准封装模式。这个模式就是冲着AI加速器、高端CPU/GPU去的。我用一个表格把两种模式的关键差异列出来方便快速抓重点维度标准封装模式先进封装模式典型基板/中介层有机基板硅中介层、InFO、CoWoS等引脚间距相对较大很小几十微米量级每pin速率相对较低更高可到32Gbps量级带宽密度约每mm几十Gbps每mm数百Gbps以上成本低高适用场景成本敏感的ChipletAI/HPC等带宽密集型场景为什么先进封装模式在AI芯片里这么重要以一颗AI计算die和配套的HBM PHY chiplet为例两者之间的互连带宽需要TB/s级别靠传统SerDes走PCB完全不可能PCB上每根线的带宽和功耗都不可接受。UCIe先进封装模式通过极短通道加高密度布线把die间带宽从“痕量级”拉到了“器件内总线”的量级这等于在物理上改变了系统的拓扑结构。带宽密度这个指标单位是每毫米边缘能传多少Gbps它决定了Chiplet系统能不能靠增加edge长度来线性扩展性能。2.2 D2D适配层与协议层让Chiplet像PCIe设备一样工作D2D适配层是UCIe里最容易被低估的部分。它承担了链路建立、初始化、训练、通道校准、加扰、CRC校验、动态重传、参数协商、流控、仲裁和QoS管理。说白了它把物理层的“原始信号通道”包装成一个可靠的数据链路上层不用操心电气层面的各种不完美。协议层则是UCIe能快速落地的关键。UCIe直接映射PCIe和CXL协议这意味着上层操作系统看到的die-to-die连接在系统软件眼里和一个PCIe设备差不多驱动可以复用虚拟化机制、错误处理、热插拔机制都能继承。对数据中心这个主战场来说这是最致命的价值点——不用重写软件栈。除了PCIe/CXLUCIe还定义了一个流协议也就是Streaming Protocol。它适合简单的点对点高并发场景比如两个功能单元之间传大量原始数据。流协议不需要PCIe那种发现、枚举机制开销更低、延迟更小。如果你的chiplet只是给某个加速器做数据通道用stream协议可能比走PCIe效率更高。为什么说“像PCIe设备一样工作”重要因为软件生态是硬件接口最大的护城河。历史上很多硬件方案性能很强但生态起不来最后都死掉了。UCIe把协议层和PCIe/CXL拉通等于直接借用了成熟十几年的软件生态省下来的适配成本是不可估量的。估算延迟时有一点要注意UCIe的PHY是并行、源同步或公共时钟的die间电路单次传输延迟在ns量级比走PCB的PCIe小一个数量级以上。但协议层的排队、重传、流控还是会有额外开销。做性能预算时一定要包含完整协议栈的延迟不能只看PHY那一段否则系统级指标会明显偏离实际。2.3 决定系统体验的指标带宽密度、能效、延迟与可靠性做芯片选型时UCIe相关的几个系统级指标必须认真看。带宽密度直接决定Chiplet的扩展性。先进封装模式下UCIe能做到带宽随die边缘线性扩展系统性能不再被单一die的引脚数量卡死。这就是Chiplet架构最有想象空间的地方我有一颗计算die只要边缘空间够周围可以围一圈IO die、memory die、加速die带宽按需叠加。能效是另一个硬指标。每传递1bit数据消耗多少pJ在AI芯片里直接影响数据中心的TCO。传统SerDes在板级互连上功耗很高UCIe先进封装模式的短距离并行传输能效要低得多这是它替代SerDes在die间互连的根本原因。延迟方面die-to-die传输要做到ns级这对cache coherent系统至关重要。如果die间访问延迟太大处理器连远端cache的效率会变得很难看系统软件只能做保守的缓存策略性能折损严重。可靠性同样躲不开。数据中心场景要求极低误码率UCIe在适配层支持CRC和重传机制满足商用整机对RAS的预期。未来UCIe 2.0以及后续版本还在往3D堆叠、可管理性和更强RAS方向发展。也就是说随着标准迭代物理层会不断逼近极限带宽而协议层会越来越适配系统管理的需求这是一个清晰的演进方向。3. Alphawave Semi的UCIe IP在3DFabric平台上的实现3.1 Alphawave Semi是谁高速连接IP的长期玩家Alphawave Semi这家公司国内知道的人可能不算多但在高速连接IP这个圈子里它是绕不开的名字。公司2017年成立创始人Tony Pialis是SerDes行业的老兵2021年在多伦多上市核心方向就是高性能连接IP和定制芯片方案。它的产品线从高速DSP-based SerDes起家后来扩展到PCIe、CXL、Ethernet、内存接口这些年又切入Chiplet方案和定制ASIC。Alphawave和TSMC的合作关系一直很紧密多款IP都在TSMC先进工艺上做过硅验证。这个背景对于UCIe这类高速PHY特别重要。因为PHY的电气指标极度依赖工艺库、PDK、封装模型IP厂商和代工厂如果没有长期磨合客户拿到的IP很可能存在各种适配问题。有长期量产配合的基础客户会放心很多。Alphawave做UCIe IP为什么有说服力首先UCIe PHY虽然是并行传输但通道均衡、时钟设计、ESD设计这些核心能力和高速SerDes是相通的。Alphawave在56G、112G甚至224G SerDes上的积累可以直接迁移到UCIe PHY的设计里。其次它一般会提供完整的UCIe Controller IP包括D2D适配层和协议层。客户在SoC里集成时最怕的是PHY和Controller来自不同厂商接口对不上、调试困难。能提供完整IP子系统的厂商对设计团队来说省心得多。3.2 TSMC 3DFabricCoWoS、InFO、SoIC分清楚TSMC 3DFabric不是一个单一技术而是台积电先进封装和3D IC平台的总称。要想理解UCIe IP在3DFabric上交付意味着什么得先把它下面的几个技术分清楚。CoWoS是2.5D集成的代表。它在封装基板上放一个硅中介层多个die并排放置在中介层上面通过微凸点和中介层走线互连。CoWoS-S用完整硅interposerCoWoS-R用RDL互连替代硅interposer成本相对低一些CoWoS-L则用局部硅互连chiplet bridge加RDL组合的方式把集成尺寸做得更大。NVIDIA和AMD的顶级AI芯片大量使用CoWoS方案它是当前超大算力芯片的首选封装平台。InFO是扇出型封装。它不需要硅中介层直接在封装表面用RDL走线fan-out。成本比CoWoS低适合中高性能场景比如移动SoC和部分HPC产品。它的RDL布线密度和硅中介层不同die-to-die带宽上限也会低一些但胜在工艺成熟、成本可控。SoIC则是真正的3D堆叠技术。die与die可以面对面或面对背直接键合通过TSV和微凸点甚至无凸点互连垂直互连密度可以做到微米级。这种方案下两颗die在物理上就是一体的带宽密度比CoWoS更高。它适合那种对延迟和带宽极度敏感、需要把计算和存储贴在一起的场景。把这几个平台放在一起看TSMC 3DFabric其实是台积电用“横向2.5D”加“纵向3D”组合起来的一整套解决方案。实际产品里完全可以把计算die用SoIC堆叠成一个子系统再和HBM一起放到CoWoS上形成一个既有超高垂直密度、又有大尺寸高速集成能力的封装体。UCIe先进封装模式的物理基础正好对应CoWoS/InFO的2.5D互连和SoIC的垂直堆叠。这就是UCIe和3DFabric天然绑定的原因。3.3 在3DFabric上交付UCIe IP的实际价值工程上有个很现实的问题一颗PHY IP如果只有图纸没有代工厂的工艺库、PDK、DRC/LVS规则、寄生参数模型那它只是PPT上的东西。IP要在特定封装平台上真正跑出预期信号质量需要大量协同验证。Alphawave说自己的UCIe IP在TSMC 3DFabric平台上交付意思就是这套IP已经用3DFabric的工艺和封装规则完整跑过一遍不是“理论上兼容”。这个价值对客户来说是实实在在的。第一设计风险降低。如果IP只在某个旧封装上验证过你把它迁到CoWoS上至少要做一轮大规模的封装协同仿真甚至要额外流片验证。现在IP一开始就面向3DFabric设计拿到手就可以按TSMC的流程走。第二性能更有保障。3DFabric的高密度RDL和interposer为UCIe先进封装模式提供了物理基础PHY可以达到更优的带宽密度和信号质量。第三系统级协同流程更顺。TSMC的3DFabric生态里有大量设计参考流程IP和封装、EDA工具已经耦合好了客户省去很多联调时间。当然也要冷静看待这个新闻的含金量。Alphawave发布的是商业里程碑但真正判断这套IP成熟度还是要看silicon数据、客户采用情况和量产案例。我个人的习惯是发布会上的宣传先信一半最终还是要等到实际芯片拿回来测过、量产过才算数。如果后续能在公开测试芯片数据、兼容性认证或者大客户案例上再补几个猛料那它的可信度会更高。4. 把UCIe IP用起来芯片设计选型与集成实操4.1 选型评估五个维度把一个UCIe IP看透如果你所在团队已经决定要做chiplet方案UCIe IP选型就是一个很关键的决策点。我一般会拉一个checklist按下面五个维度去核第一物理层指标。数据速率、带宽密度、误码率、眼图数据、抗串扰和抗抖动能力还要看随温度电压变化的裕量。这些不能只看宣传册最好拿到IP厂商提供的实测数据。第二控制器支持能力。它支持哪些协议层PCIe、CXL、Stream是否都支持多协议能不能并发或动态切换流控和QoS怎么做调试寄存器接口好不好用这些问题直接关系到你的SoC架构。第三封装兼容性。在哪个工艺节点验证过支持哪种3DFabric变体有没有对应的bump map和封装设计指南是否提供interposer或RDL上的信号完整性模型第四证据链。有没有silicon数据有没有参考设计有没有公开的客户量产案例第五支持 UCIe Chiplet IP落地3DFabric：标准、技术与实践
先说这条新闻本身。Alphawave Semi宣布在TSMC 3DFabric平台上交付UCIe Chiplet IP对行业来说是个信号UCIe从标准宣发阶段进入到了“拿着可用的IP做实际芯片设计”的阶段。以前我们说Chiplet更多是在PPT里谈概念现在产业链把标准、IP、封装、工艺都推到了量产前夜。这篇文章不打算做新闻复述而是想借这个事件把UCIe、Chiplet和3DFabric这条链路完整拆开讲清楚。我会把整篇内容分成五块。第一块讲Chiplet为什么绕不开UCIe第二块把UCIe标准的技术结构拆开重点看物理层和协议层第三块详细分析Alphawave这个IP方案以及TSMC 3DFabric平台的定位第四块聚焦“如果你要在自己的芯片里集成这套IP设计选型和实现要注意什么”第五块是真实项目中常遇到的问题和排查思路。既有行业视角也有落地经验适合芯片架构师、后端物理设计、封装协同设计以及对先进封装和Chiplet生态感兴趣的工程师阅读。1. Chiplet时代的连接难题为什么UCIe会成为行业焦点1.1 从单片SoC到Chiplet良率、成本与复用的三重逻辑先聊聊行业背景。这几年先进工艺越走越深单片SoC的处境越来越尴尬。5nm、3nm制程下一个几百平方毫米的大die哪怕只有一颗致命缺陷整颗芯片直接报废。面积越大、工艺越先进良率掉得越厉害而掩模成本、流片成本却是直线上升。中小设计公司根本扛不住这种玩法即便是大厂对超大芯片的每一个改版也都慎之又慎。Chiplet的思路恰好绕开了这个死结把一颗大die拆成多颗较小的chiplet再用die-to-die互连把它们拼成一个完整系统。每一颗chiplet面积小良率可控更重要的是不同功能的die可以选用最适合的工艺——IO die可以用28nm或12nm这类成熟工艺计算逻辑die用先进工艺射频或传感部分用特殊工艺。这样既降成本又保留了系统性能。另外同一颗chiplet还可以在多个产品线里复用研发投入的摊销逻辑也顺了。但拆开之后连接就变成了核心问题。计算die和IO die之间、两个计算die之间、计算die和memory die之间都需要高速连接。这个连接如果带宽不够、延迟太大、功耗太高那chiplet拆分带来的收益会被互连损耗吃掉大半。尤其在GPU、NPU、DPU、交换芯片这类数据搬运极度密集的场景die与die之间的互连带宽直接决定系统的最终性能。顺带回应一下热搜里“UCIe技术突破内存墙”这个说法。Chiplet本身并不等于突破内存墙它的核心价值在于把内存和计算单元以更灵活的方式拉近。比如通过UCIe把计算die和一个带HBM接口的memory die放到同一个封装里访问路径比走PCB短了几个数量级延迟降低、能效提升。这才是缓解“内存墙”的实际路径本质是物理距离和互连效率的改变不是魔法。1.2 UCIe与竞争对手为什么不是BoW、OpenHBI或自定义接口在UCIe出现之前die-to-die接口的格局相当分裂。Intel有AIB开放过一阵子但生态有限AMD有自家Infinity FabricNVIDIA有NVLink-C2C这些都是封闭方案台积电有LIPINCON三星也有自己的东西。开放社区这边OCP推动过BoW还有基于HBM物理接口的OpenHBI。每一个方案单看都有可取之处但放到产业里就是问题封闭方案用了就深度绑定开放方案背后没有足够强的产业链支持。UCIe能杀出来本质原因是它把“标准”真正做成了共识。参与联盟的厂商覆盖了芯片设计、代工、封装、系统集成从标准发布第一天起就不是某个公司的私有协议。更重要的是UCIe在物理层兼容性上做得聪明同时覆盖标准封装和先进封装两条路线低成本场景和高带宽场景都能接在协议层又直接对接PCIe/CXL生态这对数据中心场景吸引力极大。操作系统和软件栈可以大量复用成熟机制不需要为了一个新接口从头造轮子。接口标准提出方协议支持封装支持生态现状BoWOpen Compute Project自定义流协议有机基板为主热度明显降低OpenHBIOpen Compute Project自定义先进封装HBM PHY基础小众圈子AIBIntel自定义先进封装被UCIe吸收/替代UCIeUCIe ConsortiumPCIe/CXL/Stream标准先进封装产业主流共识另外多说一句这里的IP指的是半导体设计中的知识产权核不是网络IP地址很多刚入行的朋友看到“IP”这个词会懵。在芯片行业IP就是一颗可复用的功能模块比如SerDes IP、PCIe Controller IP、UCIe PHY IP你可以把它理解成乐高积木里的一块标准零件。2. UCIe协议深度拆解物理层、D2D适配层与协议层2.1 物理层的两种模式标准封装与先进封装UCIe的协议栈分三层最下面是物理层PHY中间是Die-to-Die适配层最上面是协议层。PHY负责电气信号传输包括驱动接收、时钟生成与恢复、加扰、通道均衡以及一个独立边带通道。这套结构跟传统SerDes的PHY思路接近但形态上很不一样它是并行总线不是串行高速差分对。PHY分两种工作模式这是UCIe设计上最有意思的地方。标准封装模式针对有机基板这类常规封装。凸点间距相对大通道相对长信号损耗也大每pin速率不会特别激进。优点是成本低、供应链成熟。一颗成本敏感的消费类chiplet没必要上高级封装用标准封装模式就够了设计起来也简单。先进封装模式则针对硅中介层、RDL中介层、fan-out桥接这类高密度互连。凸点间距小通道极短信号质量好每pin速率可以做到32Gbps量级甚至更高带宽密度远超标准封装模式。这个模式就是冲着AI加速器、高端CPU/GPU去的。我用一个表格把两种模式的关键差异列出来方便快速抓重点维度标准封装模式先进封装模式典型基板/中介层有机基板硅中介层、InFO、CoWoS等引脚间距相对较大很小几十微米量级每pin速率相对较低更高可到32Gbps量级带宽密度约每mm几十Gbps每mm数百Gbps以上成本低高适用场景成本敏感的ChipletAI/HPC等带宽密集型场景为什么先进封装模式在AI芯片里这么重要以一颗AI计算die和配套的HBM PHY chiplet为例两者之间的互连带宽需要TB/s级别靠传统SerDes走PCB完全不可能PCB上每根线的带宽和功耗都不可接受。UCIe先进封装模式通过极短通道加高密度布线把die间带宽从“痕量级”拉到了“器件内总线”的量级这等于在物理上改变了系统的拓扑结构。带宽密度这个指标单位是每毫米边缘能传多少Gbps它决定了Chiplet系统能不能靠增加edge长度来线性扩展性能。2.2 D2D适配层与协议层让Chiplet像PCIe设备一样工作D2D适配层是UCIe里最容易被低估的部分。它承担了链路建立、初始化、训练、通道校准、加扰、CRC校验、动态重传、参数协商、流控、仲裁和QoS管理。说白了它把物理层的“原始信号通道”包装成一个可靠的数据链路上层不用操心电气层面的各种不完美。协议层则是UCIe能快速落地的关键。UCIe直接映射PCIe和CXL协议这意味着上层操作系统看到的die-to-die连接在系统软件眼里和一个PCIe设备差不多驱动可以复用虚拟化机制、错误处理、热插拔机制都能继承。对数据中心这个主战场来说这是最致命的价值点——不用重写软件栈。除了PCIe/CXLUCIe还定义了一个流协议也就是Streaming Protocol。它适合简单的点对点高并发场景比如两个功能单元之间传大量原始数据。流协议不需要PCIe那种发现、枚举机制开销更低、延迟更小。如果你的chiplet只是给某个加速器做数据通道用stream协议可能比走PCIe效率更高。为什么说“像PCIe设备一样工作”重要因为软件生态是硬件接口最大的护城河。历史上很多硬件方案性能很强但生态起不来最后都死掉了。UCIe把协议层和PCIe/CXL拉通等于直接借用了成熟十几年的软件生态省下来的适配成本是不可估量的。估算延迟时有一点要注意UCIe的PHY是并行、源同步或公共时钟的die间电路单次传输延迟在ns量级比走PCB的PCIe小一个数量级以上。但协议层的排队、重传、流控还是会有额外开销。做性能预算时一定要包含完整协议栈的延迟不能只看PHY那一段否则系统级指标会明显偏离实际。2.3 决定系统体验的指标带宽密度、能效、延迟与可靠性做芯片选型时UCIe相关的几个系统级指标必须认真看。带宽密度直接决定Chiplet的扩展性。先进封装模式下UCIe能做到带宽随die边缘线性扩展系统性能不再被单一die的引脚数量卡死。这就是Chiplet架构最有想象空间的地方我有一颗计算die只要边缘空间够周围可以围一圈IO die、memory die、加速die带宽按需叠加。能效是另一个硬指标。每传递1bit数据消耗多少pJ在AI芯片里直接影响数据中心的TCO。传统SerDes在板级互连上功耗很高UCIe先进封装模式的短距离并行传输能效要低得多这是它替代SerDes在die间互连的根本原因。延迟方面die-to-die传输要做到ns级这对cache coherent系统至关重要。如果die间访问延迟太大处理器连远端cache的效率会变得很难看系统软件只能做保守的缓存策略性能折损严重。可靠性同样躲不开。数据中心场景要求极低误码率UCIe在适配层支持CRC和重传机制满足商用整机对RAS的预期。未来UCIe 2.0以及后续版本还在往3D堆叠、可管理性和更强RAS方向发展。也就是说随着标准迭代物理层会不断逼近极限带宽而协议层会越来越适配系统管理的需求这是一个清晰的演进方向。3. Alphawave Semi的UCIe IP在3DFabric平台上的实现3.1 Alphawave Semi是谁高速连接IP的长期玩家Alphawave Semi这家公司国内知道的人可能不算多但在高速连接IP这个圈子里它是绕不开的名字。公司2017年成立创始人Tony Pialis是SerDes行业的老兵2021年在多伦多上市核心方向就是高性能连接IP和定制芯片方案。它的产品线从高速DSP-based SerDes起家后来扩展到PCIe、CXL、Ethernet、内存接口这些年又切入Chiplet方案和定制ASIC。Alphawave和TSMC的合作关系一直很紧密多款IP都在TSMC先进工艺上做过硅验证。这个背景对于UCIe这类高速PHY特别重要。因为PHY的电气指标极度依赖工艺库、PDK、封装模型IP厂商和代工厂如果没有长期磨合客户拿到的IP很可能存在各种适配问题。有长期量产配合的基础客户会放心很多。Alphawave做UCIe IP为什么有说服力首先UCIe PHY虽然是并行传输但通道均衡、时钟设计、ESD设计这些核心能力和高速SerDes是相通的。Alphawave在56G、112G甚至224G SerDes上的积累可以直接迁移到UCIe PHY的设计里。其次它一般会提供完整的UCIe Controller IP包括D2D适配层和协议层。客户在SoC里集成时最怕的是PHY和Controller来自不同厂商接口对不上、调试困难。能提供完整IP子系统的厂商对设计团队来说省心得多。3.2 TSMC 3DFabricCoWoS、InFO、SoIC分清楚TSMC 3DFabric不是一个单一技术而是台积电先进封装和3D IC平台的总称。要想理解UCIe IP在3DFabric上交付意味着什么得先把它下面的几个技术分清楚。CoWoS是2.5D集成的代表。它在封装基板上放一个硅中介层多个die并排放置在中介层上面通过微凸点和中介层走线互连。CoWoS-S用完整硅interposerCoWoS-R用RDL互连替代硅interposer成本相对低一些CoWoS-L则用局部硅互连chiplet bridge加RDL组合的方式把集成尺寸做得更大。NVIDIA和AMD的顶级AI芯片大量使用CoWoS方案它是当前超大算力芯片的首选封装平台。InFO是扇出型封装。它不需要硅中介层直接在封装表面用RDL走线fan-out。成本比CoWoS低适合中高性能场景比如移动SoC和部分HPC产品。它的RDL布线密度和硅中介层不同die-to-die带宽上限也会低一些但胜在工艺成熟、成本可控。SoIC则是真正的3D堆叠技术。die与die可以面对面或面对背直接键合通过TSV和微凸点甚至无凸点互连垂直互连密度可以做到微米级。这种方案下两颗die在物理上就是一体的带宽密度比CoWoS更高。它适合那种对延迟和带宽极度敏感、需要把计算和存储贴在一起的场景。把这几个平台放在一起看TSMC 3DFabric其实是台积电用“横向2.5D”加“纵向3D”组合起来的一整套解决方案。实际产品里完全可以把计算die用SoIC堆叠成一个子系统再和HBM一起放到CoWoS上形成一个既有超高垂直密度、又有大尺寸高速集成能力的封装体。UCIe先进封装模式的物理基础正好对应CoWoS/InFO的2.5D互连和SoIC的垂直堆叠。这就是UCIe和3DFabric天然绑定的原因。3.3 在3DFabric上交付UCIe IP的实际价值工程上有个很现实的问题一颗PHY IP如果只有图纸没有代工厂的工艺库、PDK、DRC/LVS规则、寄生参数模型那它只是PPT上的东西。IP要在特定封装平台上真正跑出预期信号质量需要大量协同验证。Alphawave说自己的UCIe IP在TSMC 3DFabric平台上交付意思就是这套IP已经用3DFabric的工艺和封装规则完整跑过一遍不是“理论上兼容”。这个价值对客户来说是实实在在的。第一设计风险降低。如果IP只在某个旧封装上验证过你把它迁到CoWoS上至少要做一轮大规模的封装协同仿真甚至要额外流片验证。现在IP一开始就面向3DFabric设计拿到手就可以按TSMC的流程走。第二性能更有保障。3DFabric的高密度RDL和interposer为UCIe先进封装模式提供了物理基础PHY可以达到更优的带宽密度和信号质量。第三系统级协同流程更顺。TSMC的3DFabric生态里有大量设计参考流程IP和封装、EDA工具已经耦合好了客户省去很多联调时间。当然也要冷静看待这个新闻的含金量。Alphawave发布的是商业里程碑但真正判断这套IP成熟度还是要看silicon数据、客户采用情况和量产案例。我个人的习惯是发布会上的宣传先信一半最终还是要等到实际芯片拿回来测过、量产过才算数。如果后续能在公开测试芯片数据、兼容性认证或者大客户案例上再补几个猛料那它的可信度会更高。4. 把UCIe IP用起来芯片设计选型与集成实操4.1 选型评估五个维度把一个UCIe IP看透如果你所在团队已经决定要做chiplet方案UCIe IP选型就是一个很关键的决策点。我一般会拉一个checklist按下面五个维度去核第一物理层指标。数据速率、带宽密度、误码率、眼图数据、抗串扰和抗抖动能力还要看随温度电压变化的裕量。这些不能只看宣传册最好拿到IP厂商提供的实测数据。第二控制器支持能力。它支持哪些协议层PCIe、CXL、Stream是否都支持多协议能不能并发或动态切换流控和QoS怎么做调试寄存器接口好不好用这些问题直接关系到你的SoC架构。第三封装兼容性。在哪个工艺节点验证过支持哪种3DFabric变体有没有对应的bump map和封装设计指南是否提供interposer或RDL上的信号完整性模型第四证据链。有没有silicon数据有没有参考设计有没有公开的客户量产案例第五支持