1. 项目整体设计与思路拆解1.1 为什么是13.6 GHz为什么必须上“宽带”方案13.6 GHz不是随便定的频点它正好落在Ku波段常用工作区域卫星通信上行链路、微波点对点传输、雷达测试以及5G/6G候选频段的研究都在这附近扎堆。我做这个项目的初衷是给一套宽带射频测试平台提供本地振荡源要求输出能从13 GHz连续覆盖到14 GHz以上频率分辨率做到kHz量级相位噪声在10 kHz偏移处至少要达到-100 dBc/Hz量级锁定时间控制在几十微秒以内。这个需求一摆出来就注定不能用传统窄带锁相方案凑合。如果只做单点频最简单的路子是介质振荡器DRO加锁相配上好的参考源相位噪声能做到很漂亮。但整套系统要的是宽频可调、多种频点快速切换窄带方案根本接不住。宽带合成器在这个场景里的角色相当于一个可编程的高精度本振它的频率准确度、频谱纯度和切换速度直接决定了整个射频链路的上限。这也是为什么13.6 GHz宽带合成器这类项目在射频圈子里一直有讨论度——它卡在“单芯片集成”和“分立件堆栈”的交界处方案选型特别考验人的工程判断。1.2 架构选型单芯片PLL、DDSPLL混合还是“PLL倍频链”开局先摆在桌面上的有三条路。第一条是用低频PLL加倍频链比如先在6.8 GHz上做锁相再用有源倍频器推到13.6 GHz。优点是低频段环路增益高、VCO调谐灵敏度低相位噪声容易做低缺点是倍频会引入谐波、亚谐波和一堆交调产物后级滤波器设计相当痛苦而且宽带覆盖时倍频器的平坦度很难控制不同频点输出功率能差好几个dB。第二条路是DDS直接数字频率合成激励PLL的混合架构用DDS产生高分辨率的跳频序列再注入PLL做频谱提纯。这个方案频率分辨率最高跳频灵活性也最好但DDS的杂散会直接馈入PLL尤其是宽带扫频时杂散抑制会变得很难看而且整套电路要同时伺候DDS的时钟和PLL的参考调试工作量直接翻倍。第三条路就是我做这个项目最终采用的方案——单芯片宽带PLL合成器。核心器件选了ADI的ADF5355它集成VCO和分频器理论覆盖范围从53.125 MHz一直拉到13.6 GHz。虽然博主间对这个芯片的杂散表现评价有点两极分化但在13 GHz附近的宽带连续可调这个需求上它确实是集成度、性能和成本之间最平衡的选择。省掉了倍频级板上器件数量少了一大截调试压力也小很多。1.3 关键指标拆解这些参数是怎么定下来的设计前先把指标摁死在纸面上。项目我定下来的几个核心参数是这样的输出频率范围12.4 GHz到14 GHz重点覆盖13.6 GHz附近频率分辨率100 kHz整数模式就能满足不用非去抠小数分频相位噪声在13.6 GHz、10 kHz偏移处优于-100 dBc/Hz这对应的是很多测试仪器和通信链路的实用底线锁定时间从频率跳变到相位误差收敛在±1 kHz以内要求小于50 μs杂散抑制参考杂散低于-70 dBc小数杂散低于-60 dBc输出功率5 dBm左右带50欧匹配。这几个参数互相之间是有制约的特别是相位噪声、锁定时间和杂散抑制三者。环路带宽设大了锁定快但杂散差、相位噪声在中远端的抑制也变差带宽设小了杂散干净但锁定时间拖长。后面我会详细说环路滤波器的折中过程这里先给个结论环路带宽最终压在120 kHz附近鉴相频率取50 MHzR分频比2VCO输出13.6 GHz时N分频器分频数N等于272。这个N值在高频合成器里算中等但因为后面还有VCO自身的噪声贡献整机相位噪声的天花板主要卡在参考源和环路带宽上。2. 核心器件选型与关键原理细节2.1 PLL芯片和频率规划ADF5355这颗料在射频圈子里讨论不少支持整数N和小数N两种模式内置一个宽带VCO通过输出分频器还能往下覆盖到几十MHz。它的RF输出端最高就是13.6 GHz刚好卡在我们这个项目的上限上。片子内部的分频器链路是“预分频器主分频器”预分频比可以设成1、2、4、8、16、32、64实际用的时候要根据输出频段选确保主分频器工作在合理的分频范围内。频率规划上我把输出分频器旁路掉让VCO直接工作在13 GHz附近。这里强调一个容易踩的坑很多资料会直接推荐“用输出分频器覆盖低频”但分频路径在高频段是会有损耗的而且分频后的相位噪声理论上不劣化但实际上输出级缓冲和后级放大带来的底噪会多多少少影响远端噪声所以做宽带测试源时高频段尽量走直通路径低频段再切分频。选择R分频比和鉴相频率的权衡也值得说。参考源我用的是100 MHz恒温晶振OCXO鉴相频率取50 MHz也就是R2。有人会问为什么不直接用100 MHz做鉴相减少分频产生的噪声理论上鉴相频率越高锁相环的归一化底噪越低但ADF5355的鉴相器在高频段的最大电流和死区性能会受限。我在实验室对比过50 MHz和100 MHz两组配置在13.6 GHz输出时100 MHz鉴相并没有带来明显改善反而环路滤波器要重新设计锁定稳定性还更敏感。所以最终老老实实用了50 MHz。2.2 VCO和电荷泵宽带实现里的隐形瓶颈ADF5355的VCO是集成的标称调谐范围覆盖到13.6 GHz但实际用的时候VCO调谐电压和输出功率在不同频段并不均匀这是所有宽带单片PLL都逃不掉的问题。我在13.6 GHz附近测到VCO调谐灵敏度大约在40 MHz/V量级这个值意味着环路滤波器的设计不能只看标称值必须结合具体频点的KVCO来算。电荷泵电流的选择也直接影响杂散和锁定。ADF5355的电荷泵电流可编程范围是0.31 mA到3.1 mA步进大概0.31 mA。我做下来觉得电荷泵电流超过1.5 mA以后对相位噪声改善不大但杂散会跟着涨因为电荷泵电流越大参考泄漏产生的脉冲干扰越明显。最终我选在0.94 mA附近在这个电流下配合无源环路滤波器参考杂散能压在-75 dBc以下锁定时间也满足要求。2.3 环路滤波器设计带宽、相位裕度和杂散的三角平衡环路滤波器是整个合成器性能的核心它负责把电荷泵的电流脉冲转换成VCO的调谐电压同时决定环路的动态特性和噪声整形能力。我用了三阶无源低通滤波器拓扑是典型的“电荷泵→R1-C1串C2→R2-C3并”第四阶电容C4用来抑制高频纹波但对环路稳定性影响很小。带宽和相位裕度的计算是这么走的。先定环路带宽我取120 kHz大约是鉴相频率50 MHz的0.24%这个比例在整数N模式下比较安全。锁定时间和带宽成反比理论上120 kHz带宽对应的时间常数大概几十微秒满足50 μs的指标没问题。相位裕度我设了50度这是稳定性和过冲之间的常见折中——太高了锁定变慢太低了锁定容易振铃甚至失锁。具体元件值我用仿真工具先扫了一版再在板上实测微调。这里有个经验无源环路滤波器的元件值在几百欧姆到几千欧姆之间比较合适过大了会把VCO调谐输入的漏电流放大成额外漂移过小了电荷泵的驱动能力又不够。我最终板上用的R12.7kΩ、C122pF、C2220pF、R25.6kΩ、C3470pF、C42.2nF。3. 电路实现与实操过程3.1 PCB布局与射频走线的几个硬规矩13.6 GHz已经是一个波长只有2厘米左右的频率PCB布局稍微不讲究输出频谱上就会出现莫名其妙的尖峰。我用的板材是Rogers 4350B配FR4混压四层板结构顶层走射频信号和电源敷铜第二层完整地平面第三层走控制信号底层再铺电源和地。射频输出端的走线宽度按50欧阻抗控制用微带线结构线宽大约0.8mm基于Rogers 4350B在0.254mm介质厚度下的计算值。所有射频走线尽量短转弯处用切角或圆弧避免直角。ADF5355的输出是差分开漏结构我用了一个宽带巴伦转单端巴伦贴片直接焊在输出脚附近中间不要过长走线。电源是整个设计的暗坑。ADF5355内部有VCO和数字电路对电源噪声极其敏感。我的做法是把模拟电源和数字电源彻底分开各用一颗低压差线性稳压器LDO并在芯片电源引脚就近放置1nF、100nF和10μF三级去耦电容。VCO供电这一路尤其重要我用了额外的一颗超低噪声LDO实测在1 kHz到100 kHz频段这个LDO引入的额外相位噪声可以忽略不计。3.2 SPI配置和寄存器写入的顺序问题ADF5355通过SPI接口配置寄存器是一组32位的移位寄存器分R0到R11一共12个寄存器。写入顺序不是随便写的必须先写R0最后写R11其中R0是主控制寄存器里面有POWER UP位和相位重同步相关控制位。官方数据手册有推荐顺序但实操时我把它整理成一套自己的流程避免每次调试都翻寄存器表。先把所有寄存器配置值按静音模式算好然后按R0→R1→R2→R3→R4→R5→R6→R7→R8→R9→R10→R11的顺序写入。注意R2里有个DBR位控制VCO核心电流默认值不一定最优我实际测试发现把DBR调高一个档位13.6 GHz附近的输出功率能多0.5 dB但电流也会上去系统功耗多了几十毫瓦。散热条件好的话这个档位是划算的。写寄存器时还要留意SPI时序ADF5355要求LE脚的建立保持时间如果单片机GPIO模拟SPI时延不稳定偶尔会出现寄存器写入错乱表现就是频率跳到一个完全不相干的点上。我用的是硬件SPI速率设1 MHz留足裕量烧一千次也没碰到过写入失败。实际验证时我写了一个简单的单片机控制程序把频点、鉴相频率、电荷泵电流这些常用参数做成结构体数组切换频点只需要改N寄存器的值然后把R0重新写一次触发重锁。整个跳频控制在20条指令以内比重新列举全部寄存器快多了。3.3 输出级的放大和滤波ADF5355的直通输出在13.6 GHz时实测起来大约只有-3 dBm左右这低于我们要求的5 dBm。所以我在巴伦后面加了一级增益模块用的是宽带放大器增益大约12 dBP1dB压缩点做到15 dBm以上确保输出功率有余量同时不会因为过驱动产生额外谐波。放大之后接了一级带通滤波器中心频率13.6 GHz3 dB带宽1.2 GHz用来进一步抑制VCO基波以外的杂散和谐波。这个滤波器我选择了交指微带结构插损大约2.5 dB带外抑制在13.6 GHz的二次谐波处超过30 dB。加了这级滤波器之后输出频谱干净多了二次谐波基本测不到。最终量到输出功率在13.0 GHz到14.0 GHz范围内保持在4 dBm到5.5 dBm之间平坦度1.5 dB满足项目需求。如果要求更宽的功率平坦度可以在放大器前面加一级数控衰减器做闭环功率校准但这次项目时间紧没有上这个方案留作后续迭代。4. 测试方法与结果分析4.1 相位噪声测试从参考源到频谱仪的完整链路校准相位噪声测试最容易被忽略的就是参考源自身的噪声。我用的频谱仪是Keysight的信号分析仪它自带的参考振荡器噪声在某些offset频段比DUT还差测出来的相位噪声曲线会带着频谱仪的底噪误导判断。为了隔离这个问题我在频谱仪外部接了一个低相噪的OCXO做10 MHz外部参考同时把DUT的参考源信号用功分器分成两路一路去给PLL另一路接频谱仪的参考输入确保两台设备共用一个时钟基准。这样测试到的相位噪声曲线才是DUT真实的表现而不是仪器叠加的结果。实测下来13.6 GHz输出、100 kHz环路带宽条件下10 kHz偏移的相位噪声大约是-103 dBc/Hz20 kHz偏移是-108 dBc/Hz。这个结果符合预期。我把环路带宽从120 kHz改成200 kHz复测了一遍10 kHz处的相位噪声反而恶化了2 dB原因是环路带宽变宽后鉴相器和参考源的噪声进入环路的范围也跟着变大VCO自身的低噪声优势被吞掉了。这印证了前面说的环路带宽折中逻辑。4.2 杂散谱分析参考杂散和小数杂散的分离定位杂散是宽带合成器最让人头疼的项目。我的测试方法是让频谱仪设定一个很宽的扫宽比如13.4 GHz到13.8 GHz把整个输出频带的杂散都扫出来然后再用小扫宽精确定位每根谱线的频率。参考杂散在50 kHz和100 kHz偏移处很显眼因为鉴相频率是50 MHz而参考杂散和鉴相频率是整数倍关系。实测参考杂散在-78 dBc左右已经低于指标-70 dBc主要归功于环路滤波器第二级和第三级对相位噪声的抑制作用以及电荷泵电流没有开太大。小数杂散这边处理起来更麻烦。虽然我用的是整数模式但ADF5355内部的分频器在某些频点还是会因为预分频和主分频的舍入产生微弱的杂散尤其在输出频率不是鉴相频率整数倍时表现明显。我测试时发现13.605 GHz附近有一个-62 dBc的小数杂散刚好在指标的边缘。排查下来是预分频器设置不当导致的把预分频值从8改成4之后这个杂散降到了-68 dBc。4.3 锁定时间与跳频测试锁定时间测试我是用双通道示波器加一个检波器做的。把PLL的LOCK指示引脚接示波器第一通道VCO调谐电压经过一个高阻探针接第二通道然后控制单片机从13.5 GHz跳到13.7 GHz。从LOCK引脚拉低开始到调谐电压稳定在最终值附近且LOCK重新拉高整个过程测出来大约38 μs满足50 μs指标。有一个细节值得注意调谐电压的“稳定”不是一锤子买卖它可能出现二次过冲再回落的振荡过程。我见过一个环路LOCK引脚恢复高电平后调谐电压还在以几百kHz的频率小幅振铃虽然锁定指示已经给了但输出频谱并不纯净跳变到目标频点后100 μs内仍有微微的相位调制。排查后是电荷泵电流和环路滤波器第二级的阻尼系数不匹配把电荷泵电流从1.25 mA降到0.94 mA后这个振铃就消失了。跳频频率合成的实际表现我测了13.0 GHz到14.0 GHz范围内随机跳频200次没有一次失锁或者跳到错频点整体可靠性还是可以的。5. 常见问题与排查技巧实录5.1 失锁问题从调谐电压波形入手找原因失锁是PLL合成器调试时最常遇到的问题现象也五花八门有的是一上电就锁不住有的是跳频后偶发失锁有的是温度变高了之后开始间隔性失锁。我一般先用示波器看VCO调谐电压失锁时调谐电压通常会一路冲到电源轨或者贴着地不会停在一个中间值。调到13.6 GHz时如果调谐电压已经接近满幅还是锁不住那基本可以断定是VCO在该频点的KVCO范围不够也就是VCO的调谐范围没有覆盖到目标频率。这时先查型号和频段覆盖再查预分频值是不是设置错了。ADF5355的预分频值如果设得和输出频段不匹配VCO核心可能被驱动到非设计区域调谐电压就很容易顶到电源轨。还有一种隐蔽的失锁原因是参考信号质量问题。参考信号功率太低或者波形畸变会导致鉴相器在鉴相沿上的过零检测不稳定短期表现为锁定但相位噪声曲线底部有毛刺长期就是间歇性失锁。我给参考源加了功分器和限幅器后这种毛刺出现的概率明显下降。5.2 输出频谱“冒尖”杂散和寄生的排查顺序输出频谱里冒出意料之外的尖峰排查顺序在我看来分四步先看是不是测试环境问题比如探针接地不良或屏蔽盖没盖严这部分能排除一半的“假杂散”再看电源纹波用LDO供电后如果还有尖峰去查VCO供电引脚的退耦电容是否真的安装到位贴片电容虚焊很容易造成高低频退耦同时失效然后看环路滤波器元件值是否漂移尤其是碳膜电阻在高频下的寄生电感会让滤波器在特定频点呈现谐振峰最后才轮到怀疑PLL芯片本身查寄存器配置、预分频器和调制器设置。实测中我踩过一次特别隐蔽的坑输出13.6 GHz时在约13.62 GHz处有一个-65 dBc的边带差了20 kHz按理说既不是参考杂散也不是VCO谐振怎么都定位不到。后来用近场探头扫了一圈发现是板上一条SPI时钟线在13.6 GHz处有谐波正好和VCO输出差拍出20 kHz的调制边带把SPI时钟线改成包地走线并串了33Ω电阻后这个边带彻底消失。5.3 温度漂移从相对失锁到超温性能下降项目测试最后阶段把整板放进温箱做了-20℃到70℃的老化实验。低温下PLL表现稳定但高温到60℃以上时相位噪声底部出现了缓慢爬升从-108 dBc/Hz恶化到-105 dBc/Hz左右。这个现象的原因是VCO核心在高温下增益下降加上电荷泵的漏电流随温度上升等效环路带宽变窄VCO自身噪声在更宽的offset范围内没有被环路有效抑制。解决手段不是换芯片而是调整几个关键配置把电荷泵电流从0.94 mA提升到1.25 mA同时把VCO核心电流调高一档再重新微调环路滤波器第二级的阻尼比。改动之后70℃下相位噪声恢复到-106 dBc/Hz附近和常温指标差距在可接受范围内。这里也要提醒一句高温下锁定时间会变慢我实测从常温的38 μs变成45 μs如果系统里有严格的跳频时序约束这种高温下的性能回退最好在设计阶段就预留余量。5.4 排除经验汇总表故障现象排查要点常见根因处理手段输出频率偏差大检查参考源频率和R分频比OCXO老化、R寄存器配错校准参考频率、核对寄存器失锁且调谐电压贴轨看VCO调谐范围是否覆盖预分频比设置错误、VCO频段不对修改预分频值、换VCO参考杂散超标看50kHz、100kHz偏移电荷泵电流过大、环路滤波器低通不够降低ICP、增加二阶/三阶极点小数杂散偏高查看频点和预分频关系调制器杂散、预分频值不合理换整数模式、调整预分频高温相位噪声恶化温箱内复测VCO增益下降、漏电流增大提高ICP、调VCO核心电流非典型频率杂散近场探针扫板布线耦合、屏蔽问题改善走线、加屏蔽罩、加磁珠6. 一点关于设计余量和迭代方向的个人感受整个项目做下来我最大的体会是宽带合成器的设计难点不在“能锁住”而在“全频段、宽温域、多指标同时满足”。拉开指标看单点频率性能再做高都救不了杂散和温度稳定性所以设计初期就要把频段边界、温域、跳频时序这些约束想清楚宁可留出20%的余量也别卡着极限值去做。如果这个项目还要继续往下走我会优先补两件事一是加一级数控衰减器和功率检测闭环把全频带输出功率平坦度从1.5 dB压到0.5 dB以内二是把控制逻辑从单片机换成FPGA跳频序列的响应时间还能再压一截。另外如果后续对近载波相位噪声有更高要求我可能会切回“低频PLL倍频链”的架构把核心环路放到3.4 GHz附近做靠倍频器推到13.6 GHz代价是板上布线和滤波要重来一遍。调试过程中我还有一个比较实用的小技巧调环路滤波器的时候别急着上频谱仪先用示波器盯住VCO调谐电压看锁定波形它会直接告诉你环路的阻尼特性和带宽大概在哪个量级。把锁定波形的过冲和振铃调顺了再上频谱仪测相位噪声和杂散效率会高很多。这个习惯帮我省了至少一两天调试时间写出来供有需要的朋友参考。