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在 PCIe 6.0 的众多新特性中training 机制很不起眼但几乎所有 PCIe 设备能否稳定工作都取决于这一阶段是否顺利完成。很多工程师第一次接触 PCIe 时只看到设备在系统启动后被 BIOS 识别却不知道从设备上电到lspci能看到设备中间隔着一套完整的状态机和多轮握手交互。这篇内容会围绕 PCIe 6.0 的 training 过程展开先说清楚 training 到底在训练什么再拆解 LTSSM 状态机、训练序列和 PAM4/FLIT 带来的变化最后给出调试路径和排错思路。如果你之前调试过 DDR training会发现 PCIe 的 training 有很多相似之处都是为了解决发射端与接收端之间由于信道、时序、电平偏差导致的信号不匹配问题。但 PCIe 的 training 并不是在内存控制器里完成而是在物理层Physical Layer通过 LTSSM 状态机和训练序列逐步协商出来的。这篇文章不要求你事先掌握 PCIe 6.0 全貌只要你有 PCIe 基础概念并且正在做板卡调试、固件开发或系统验证就能按顺序看完整个训练流程并在后面看到可落地的排查清单。1. 为什么 PCIe 链路不能“插上就用”而必须先完成 training1.1 插槽、金手指和链路之间的“信号协商”需求从用户视角看PCIe 设备插入插槽后系统就能识别它似乎一切都是自动完成的。但从芯片设计角度看发送端并不知道对端是否已经准备好也不知道传输速率、链路宽度、TX/RX 参数是否匹配。如果两端直接开始发送数据接收端可能根本不知道数据从哪个字节开始噪声和反射也会导致错误率居高不下。training 要解决的就是这个问题在正式传输数据之前让链路的双方建立公共的时间基准、位边界、符号边界和速率档位。PCIe 的物理层把这种初始化过程称作“训练”training它发生在链路没有进入 L0 状态之前。训练的核心产物是“链路已就绪”的约定双方在同一个速率上工作位锁定和符号锁定完成链路宽度协商完成TX 均衡参数设置完毕。只有这些条件全部满足事务层的数据才能安全地通过物理层发送出去。1.2 PCIe 6.0 之前与之后的 training 目标差异PCIe 1.0 到 5.0 使用的都是 NRZ 编码每个单位间隔UI承载 1 bitPCIe 6.0 改用 PAM4 信号每个符号承载 2 bit单位间隔从 64 GT/s 的角度看只有 31.25 ps。速率升高、电平数增加training 要做的事情远比低速时代复杂。训练不再只是完成简单的“速率握手”还必须处理 PAM4 独有的非线性、串扰和噪声特性。在 PCIe 6.0 中FLITFlow Control Unit编码取代了 128b/130b数据被切成固定大小的 FLIT 进行传输同时加入了前向纠错FEC。training 阶段必须保证最终进入 L0 后双方能以 64 GT/s 的 PAM4 信号进行稳定的 FLIT 流传输。这也是为什么 PCIe 6.0 的 training 对均衡Equalization、接收端检测Receiver Detection和抖动容限的要求明显高于前代。1.3 “训练”与“DDR training”的类比如果你调过 DDR可能会更容易理解 PCIe training。DDR training 通常包含读写平衡、时钟对齐、命令地址时序校准、片内终结电阻校准等工作目的是让控制器和内存颗粒之间的信号在高速下稳定采样。PCIe 的 training 也包含对齐类操作但更强调的是两端链路参数的协商速率档位、链路宽度、极性反转、通道翻转、均衡系数等。两者都不是一次性配置而是在每次上电或复位后重新执行的过程。ddr training这类词近年在服务器和嵌入式开发里出现频率很高因为高速信号设计已经不光是“画板子”的问题还取决于初始化代码能否把 PHY 调到最佳工作点。PCIe 6.0 里的 Equalization、TX 参数调整和链路训练状态机道理是相通的。理解这些底层的校准过程对定位“为什么插上去不识别”“为什么稳定跑在低速档”这类问题非常有帮助。2. 先从 LTSSM 状态机看懂 training 的整体流程2.1 LTSSM链路训练的核心状态机LTSSMLink Training and Status State Machine是 PCIe 物理层中负责链路初始化和状态管理的状态机。它定义了链路在不同阶段所处的工作模式包括复位、检测、训练、活动、恢复、节能等状态。每次链路从复位开始LTSSM 就会按照固定顺序执行状态迁移只有迁移到 L0 状态链路上的数据传输才真正开始。LTSSM 状态机分布在每个 PCIe 端口上由物理层逻辑负责状态流转软件无法直接控制整个过程。固件或驱动能做的是读取链路状态寄存器或通过配置寄存器触发链路重训练。2.2 从 Detect 到 L0 的关键状态路径PCIe 链路训练从 Detect 状态开始依次经历 Polling、Configuration然后进入 L0。具体路径和含义如下状态主要做的事常见出口Detect检测对端设备是否存在是否已连接未检测到接收端则等待检测到后进入 PollingPolling发送训练序列完成位锁定和符号锁定协商速率成功后进入 Configuration多次失败则回到 DetectConfiguration协商链路宽度、通道翻转、极性等成功后进入 L0L0正常数据传输状态可进入 Recovery、L0s/L1、Disabled 等Recovery重训练或速率变更时进入重新回到 L0或进入其他非活动状态在这条路径中Polling 和 Configuration 是最典型的 training 阶段。Polling 阶段主要解决物理层对齐问题Configuration 阶段主要解决链路层参数问题。2.3 LTSSM 状态迁移需要的“输入条件”LTSSM 并不是按时间顺序自动往下走每一步迁移都依赖两个端口之间收到明确的训练序列或协议信号。例如在 Polling.Active 状态中发送端持续发送 TS1 训练序列接收端只有正确识别到 TS1 序列才能完成符号锁定并向发送端回应 TS1 或 TS2。如果接收端一直收不到可识别的 TS1状态机会超时回到 Detect 或重新发起轮询。这里有一个容易误解的点LTSSM 状态机运行在逻辑层但训练序列是通过物理层发送的模拟信号。即使链路物理连接正常如果信号质量太差接收端也可能无法识别训练序列导致状态机卡在某个状态。所以 training 失败的问题既可能是逻辑配置问题也可能是信号完整性问题。2.4 速率协商为什么总是从 2.5 GT/s 开始PCIe 链路在训练开始时并不会直接协商到最高速率而是先在最可靠的 2.5 GT/sGen1 速率下完成初始握手。这样做的原因很直接低速信号对信道损伤不敏感更容易先完成位锁定和符号锁定等基础链路建立后再通过更高速度的均衡训练逐步提升速率。具体流程是Polling 阶段先在当前速率下完成对齐然后 Configuration 阶段协商链路宽度最后链路进入 L0。如果双方都支持更高的速率会通过进入 Recovery 状态并执行速度变更来完成升级PCIe 6.0 的 64 GT/s 最终也是通过这种方式从 Gen1 速率逐步升级上去的。3. PCIe 6.0 训练序列与编码层的变化3.1 TS0、TS1、TS2 训练序列的作用训练序列Training Sequence是 PCIe 训练中使用的一类特殊有序字符集合。TS1 和 TS2 是常见的训练序列分别承载不同的训练目的TS1用于 Polling 阶段建立符号锁定、链路宽度协商、速度变更请求。TS2用于 Configuration 阶段确认链路参数例如通道翻转、极性、链路宽度。TS0通常作为 TS1/TS2 的扩展或填充序列使用在低速训练过程中承载均衡相关设置。这些训练序列由有序字符Ordered Sets组成接收端通过识别这些特定模式来判定当前所在阶段。与数据报文不同训练序列具备特殊起始标记不会跟普通数据混淆。3.2 PCIe 6.0 引入 PAM4 后训练序列如何编码PCIe 1.0 到 5.0 使用 NRZ每条通道一个单位间隔内只有高/低两个电平接收端很容易判断 0 或 1。PCIe 6.0 使用 PAM4每个符号有四个电平分别映射到 00、01、11、10格雷映射避免相邻电平误判产生多比特错误。但从接收端看四个电平之间的距离只有 NRZ 的三分之一左右抗噪声能力明显下降。训练序列在这种情况下不能直接沿用原来的简易方法。例如在训练过程中的低速阶段仍可以按 NRZ 模式处理但进入 PAM4 训练后发射端需要发送特定的 PAM4 测试码型接收端需要做参考电压校准、判决阈值调整和误差检测。只有这些校准完成才能确认链路可以承载 FLIT 数据。3.3 FLIT 编码和 FEC 对 training 的影响PCIe 6.0 的数据传输使用固定大小的 FLIT每个 FLIT 为 256 字节。FLIT 编码取代了之前 128b/130b 的分块方式MAC 层职责大大增加。因为 FLIT 大小固定链路中不再需要每过一段时间就插入 SKP 有序字符来调整时钟漂移这减少了训练后的维护复杂度但也意味着训练必须更精确地保证位锁定和符号锁定否则 64 GT/s 下根本没有纠偏的空间。为了应对 PAM4 高误码率PCIe 6.0 加入了前向纠错FEC。FEC 允许接收端在检测到一定数量的比特错误后自行纠正而不必要求发送端重传。训练阶段需要保证 FEC 解码能够正常工作因此链路训练会关注错误率指标。如果错误率超过阈值LTSSM 会进入 Recovery 状态重新训练甚至降低速率。3.4 Equalization训练中的电气参数调整Equalization 是 PCIe 训练中相当重要的部分很多“链路不稳定”“间歇性降速”问题都出在这一环节。均衡的目的是通过调整发送端的发送参数Preshoot、De-emphasis和接收端的均衡参数CTLE、DFE补偿高频传输损耗使接收端能够正确地采样数据。在 PCIe 6.0 中由于 PAM4 信号对信道线性度更敏感均衡训练变得比 NRZ 时代更复杂。训练分为多个阶段Phase 1发送端发送预设参数接收端测量信号质量并反馈。Phase 2接收端自行调整 CTLE 和 DFE让信号达到最佳采样条件。Phase 3双方根据反馈结果确定最终均衡系数并固化到寄存器。如果 Phase 3 中确认的参数在后续运行中出现高误码率链路会重新进入训练流程。这意味着在 PCIe 6.0 系统中training 不只发生在开机阶段也可能在链路运行中因为信号劣化而重复出现。4. 从系统启动到驱动加载观察 training 是否真正成功4.1 学习环境与生产环境的验证目标在学习或调试环境中通常只需要确认设备能被系统识别并能跑数据即可。这一层的判断标准是BIOS 阶段是否枚举到设备、操作系统是否分配了 BDF、驱动是否加载成功。但在生产环境中只看“识别到”远远不够还需要确认链路是否以预期速率工作、是否出现速率回退、错误计数是否持续增长。PCIe training 的最终成功定义有两层链路状态进入 L0。链路速率和宽度达到设计预期并且在压力测试中不持续产生错误。如果只是能开机但一直跑在 Gen1说明 training 可能完成了基础对齐但高速率协商没有成功。这种问题在调试中最容易被忽略。4.2 用 lspci 和系统寄存器检查链路状态Linux 环境下最直接的验证工具是lspci。通过-vvv参数可以看到链路状态、当前速率和宽度lspci -vvv -s 01:00.0输出中重点关注以下几项LnkCap: Port #1, Speed 32GT/s, Width x16 LnkSta: Speed 32GT/s, Width x16 LnkSta2: Current De-emphasis Level: -6dB, Equalization Complete如果LnkSta中的 Speed 低于LnkCap说明链路发生了降速。此时可以继续查看训练错误状态、均衡完成状态以及是否有 Link Training 错误标志。部分 PCIe Retimer 或 Switch 还会在固件日志中打印训练结果例如LTSSM is in L0、Polling failed之类信息。4.3 BIOS 启动日志中的训练痕迹在 x86 服务器平台BIOS 在内存初始化和 PCIe 枚举阶段通常会打印 PCIe 设备枚举信息。有些 BIOS 支持打开 PCIe 错误日志和训练详情可以看到链路速度协商过程。常用的排查方法是开启 BIOS 的 PCIe 调试日志或使用平台自带的 BMC/BIOS 串口日志。日志里如果出现PCIe Link Training Error、Link Down、Retrain等关键字基本可以确认训练阶段存在问题。在 ARM 嵌入式平台中U-Boot 通常会打印 PCIe 控制器的初始化状态例如pcie-dw-rockchip 1c120000.pcie: Linking... Link up, Gen3 x4出现Link up说明训练成功但要注意后面的速率和宽度。如果显示Gen1 x1说明虽然训练完成但链路能力远低于预期。4.4 协议分析仪和示波器是训练问题的最终裁决工具软件层看到链路状态最终是 L0并不意味着物理层信号质量好。许多间歇性问题只有在高速率下才会暴露。协议分析仪可以抓取 LTSSM 状态转换、训练序列和错误计数器是了解训练过程是否正常的直接手段。示波器则用于观察实际的 PAM4 眼图、抖动和电平分布。对大多数工程师来说不需要一开始就上协议分析仪。可以先通过寄存器、日志和压力测试缩小范围只有疑似信号完整性问题时再使用示波器量测。调试 PCIe 6.0 时由于 64 GT/s PAM4 信号非常快示波器的带宽要求很高普通 4 GHz 带宽示波器很可能无法准确反映信号质量。5. 常见 training 失败现象与排查链路5.1 现象一设备完全无法被系统识别这是最常见的训练失败现象。设备在 BIOS 和操作系统中都没有出现lspci看不到BIOS 日志里也没有对应设备。排查顺序如下确认物理连接电源、时钟、复位、PERST# 信号是否正确。确认参考时钟PCIe 参考时钟是否稳定频率是否为 100 MHz差分信号是否正常。检查 Receiver Detect通过在位寄存器查看端口是否检测到接收端。确认 LTSSM 停留在哪个状态如果卡在 Detect可能根本没有检测到对端如果卡在 Polling说明训练序列没有正确握手。检查主板或转接卡是否存在机械接触不良。5.2 现象二链路只能跑在较低速率设备能识别但速率始终停在 Gen1 或 Gen2无法升到目标速率。这种故障多发生在 Equalization 阶段。可能原因检查方式处理建议PCB 走线损耗过大高速率下均衡无法补偿使用示波器测量高频眼图对比规格书要求优化 PCB 板材、过孔、连接器发射端或接收端参数未按建议配置检查寄存器中 Preshoot/De-emphasis 设置手动指定均衡参数执行重训练Retimer 固件版本不支持 PCIe 6.0 速率查看 Retimer 固件版本和 Release Note升级 Retimer 固件链路中的连接器或线缆插入损耗过高查看链路预算和插入损耗测试数据更换低损耗线缆或走线5.3 现象三进入系统后出现间歇性链路下降Link Down链路能训练成功并进入系统但在高负载运行时出现Link Down或重新训练。这通常由信号完整性恶化、电源噪声、温度漂移或 FEC 纠错能力不足引起。检查方式查看 PCIe 错误计数例如Correctable Error中 FEC 错误计数是否持续增长。使用压力测试工具产生持续读写流量观察链路是否在特定负载下降速。检查电源和去耦电容是否满足 PCIe 6.0 规格。如果 FEC 错误持续上涨说明物理层信号质量已经到达临界点此时即使软件没有报错也要尽快优化硬件否则只是把失败推迟到某个不可控的时间点。5.4 现象四PCIe 6.0 Retimer 训练不稳定PCIe 6.0 系统中Retimer 参与链路训练其自身也需要完成多个阶段的均衡。Retimer 固件和配置会直接影响训练稳定性。常见问题是 Retimer 固件不匹配、RX/TX 参数配置错误、Retimer 与 RC/EP 的均衡策略冲突。处理方式检查 Retimer 的配置链路速率是否设为 auto。检查 Retimer 是否启用了 PCIe 6.0 的 FEC pass-through 模式。升级固件到目标版本并对比 Release Note 中修复的训练问题。注意Retimer 的调试必须结合实际链路拓扑判断不能只改某一端参数。最好在协议分析仪下观察 Retimer 上游和下游的 LTSSM 状态是否同步。5.5 training 问题排查清单层级检查项工具/方法物理信号时钟、复位、电源、PCB 走线示波器、万用表、原理图审查链路状态LTSSM 当前状态、错误状态寄存器寄存器读取、BIOS 日志速率协商LnkCap 与 LnkSta 是否一致lspci、寄存器均衡Equalization 是否完成错误计数协议分析仪、示波器上层软件驱动是否加载中断是否正常dmesg、lspci6. 工程实践如何在项目早期降低 training 风险6.1 硬件设计阶段的预判与预防PCIe 6.0 对 PCB 设计要求非常高。不要等到板子回来后才发现跑不到 64 GT/s设计阶段就要做链路预算和仿真。至少需要关注走线长度控制在规格书推荐的范围内尽量减少过孔和换层。AC 耦合电容放在靠近发送端的位置容值按 PCIe 6.0 规范选择。差分对内的等长和差分对间的等长都要严格控制。电源去耦电容布局要靠近高速引脚降低电源噪声。连接器选择满足 PCIe 6.0 电气要求的高频连接器。芯片参考设计里通常会有 PCB 设计指南不要随意改变推荐叠层和走线宽度。高速信号的设计经验虽然可以迁移但每个协议的容限并不相同。6.2 固件和 BIOS 侧的配置建议固件层面初始化代码要严格遵循 PCIe 控制器的参考驱动流程。常见问题是直接跳过速率协商步骤强制把 PHY 配置到最高速率。没有正确配置参考时钟的扩频SSC参数。没有根据实际拓扑配置 Retimer 或 Switch 的链路参数。复位时序不正确导致设备上电后无法进入 Detect 状态。推荐做法是先用 PCIe 控制器的默认流程跑通链路确认基础训练成功后再针对性能做优化。不要一开始就叠加自定义配置否则训练失败时很难判断是硬件问题还是固件配置问题。6.3 软件驱动层的校验与容错驱动加载时应该主动读取链路状态寄存器而不是假设系统枚举到的设备一定满速率工作。可以在驱动初始化阶段打印设备所在 Bus/Device/Function。当前链路速度和宽度。是否处于 L0 状态。PCIe 错误状态寄存器中是否有置位。如果发现链路速率不满足要求可以在驱动中做速率检查并给出警告信息。这种主动检查比被动等待用户反馈“性能慢”要高效得多。链路稳定性要求高的场景还可以通过周期性读取错误计数器在错误率达到阈值时触发重训练或迁移业务到冗余链路。6.4 测试环境与生产环境的训练验证差异环境关注点验证方式学习/开发环境设备能否识别、稳定跑通数据lspci、dd、简单读写测试测试环境各类速率、宽度、热插拔、压力测试遍扫 Test Card、协议分析仪、长时间 suiter生产环境长期稳定性、错误率趋势、固件可靠性BMC 日志、在线错误监控、自动重训练策略生产环境里不能把“开机一次成功”当作验收标准。必须结合机柜温度、线缆长度、整机功耗等因素做长时间高负载验证。PCIe 6.0 的 FEC 虽然能纠正部分错误但当错误率高到触发链路重训练时业务侧往往已经出现延迟抖动或中断不能接受这种状态的系统需要提前做监控和告警。7. 可复用的 PCIe 6.0 training 调试步骤7.1 上电后按层级排查的通用顺序当训练失败时推荐按下述顺序逐层排查确认物理层检测参考时钟是否存在且频率正确。确认复位完成PERST# 在时钟稳定后拉高时序满足规格。确认检测到对端读取 Receiver Detect 结果。确认 LTSSM 状态是卡在 Detect、Polling 还是 Configuration。确认训练序列使用协议分析仪判断 TS1/TS2 是否正常交替。确认速率协商是否切换到目标速率是否进入 Recovery 循环。确认数据链路进入 L0 后能否传输 TLPs错误计数是否为零。每完成一步都要记录寄存器值和日志再决定是否进入下一步。很多人调试时喜欢直接看眼图但如果没有先确认状态机卡在哪一步示波器反而容易给出错误结论。7.2 针对 PCIe 6.0 的额外检查点PCIe 6.0 的新特性会让调试更复杂下面是额外检查点是否所有链路都完成了 PAM4 模式的 Equalization。是否配置 FLIT 模式并确认 FEC 生效。确认 Retimer 和 Root Complex 之间的 FEC 策略一致。确认没有因为 FEC 错误过多触发 Replay 或链路重训练。这些检查点最好通过协议分析仪和控制器寄存器两个途径交叉验证。软件看到链路在 L0不代表物理层状态一直稳定协议分析仪能看到 LTSSM 的每次迁移能把“第一次进入 L0 后 3 分钟又回 Recovery”这类问题暴露出来。7.3 记录训练过程的最小信息集合调试 PCIe training 时建议至少保存以下信息平台型号、CPU/控制器型号、固件版本。PCIe 设备型号、固件版本、BDF 地址。槽位/端口编号、Retimer 固件版本。BIOS 中 PCIe 相关设定速率、Gen、宽度。lspci -vvv完整输出。错误计数寄存器快照。重训练前后的 dmesg 日志。这些信息在多人协作或返修时尤其重要。缺少版本号和环境描述的训练问题往往要反复复现才能定位沟通成本很高。注意不要只验证能识别、能跑一次数据就结束。至少做 30 分钟压力测试并在测试中持续监测错误计数和链路速率。8. 常见问题速查与最佳实践汇总8.1 训练相关常见问题速查表问题现象常见原因优先检查项处理方向开机不识别设备未检测到接收端卡在 Detect时钟、复位、Receiver Detect 寄存器检查硬件连接始终工作在 Gen1速率升级失败均衡寄存器、LnkCap/LnkSta优化信号完整性加载驱动后链路 Down高负载下信号劣化FEC 错误计数、示波器测试优化硬件和均衡参数间歇性重训练噪声、电源、温度BMC 日志、错误计数改善电源和散热Retimer 不训练固件或配置问题Retimer 固件日志、链路状态升级固件核对配置速率能到但带宽不足链路宽度协商失败Configuration 阶段日志检查通道翻盖/极性配置8.2 三条最值得记住的工程建议第一PCIe 6.0 training 的调试要分两层看逻辑层状态机和物理层信号质量。很多软件工程师只关注状态机硬件工程师只关注眼图但实际问题是两者相互影响的。训练序列无法识别既可能因为状态机配置错误也可能因为信号质量太差。建议两边同时看。第二不要用“能开机”替代“训练成功”。能开机只能说明链路在某一个速率或宽度下完成训练不代表达到设计目标。链路速率、宽度、均衡状态、错误计数都要逐一确认。第三PCIe 6.0 的调试入口从寄存器开始但终点是协议分析仪和眼图。如果只是软件配置问题寄存器足够如果涉及 Retimer、连接器、PCB 损耗示波器和协议分析仪是绕不开的工具。提前搭好调试环境可以让后续定位问题节省大量时间。8.3 下一步可以深入的方向读完这篇内容后如果想进一步掌握 PCIe 6.0 训练机制可以按以下顺序继续学习完整阅读 LTSSM 各个状态和转换条件的规范描述重点看 Polling 和 Recovery。阅读 PCIe 6.0 规范中 FLIT 编码和 FEC 章节理解训练完成后的数据传输保护机制。在一个真实平台或开发板上使用协议分析仪抓一次正常训练和一次异常训练对比状态机差异。学习如何使用示波器测量 PAM4 信号的眼图、线性度和抖动掌握 64 GT/s 信号的实测方法。如果项目里有 PCIe Retimer深入研究其固件日志和均衡参数配置这会成为实际项目中最常见的调试场景之一。PCIe 6.0 的普及还会持续一段时间但 training 机制作为链路可靠性的基石不会因为速率提升而变化。理解了训练状态机和调试方法再遇到 PCIe 5.0 与 6.0 共存、Retimer 级联、高速线缆连接等复杂场景时就会有一致的分析框架而不是到处搜报错日志。 PCIe 6.0链路训练机制与LTSSM状态机调试指南
在 PCIe 6.0 的众多新特性中training 机制很不起眼但几乎所有 PCIe 设备能否稳定工作都取决于这一阶段是否顺利完成。很多工程师第一次接触 PCIe 时只看到设备在系统启动后被 BIOS 识别却不知道从设备上电到lspci能看到设备中间隔着一套完整的状态机和多轮握手交互。这篇内容会围绕 PCIe 6.0 的 training 过程展开先说清楚 training 到底在训练什么再拆解 LTSSM 状态机、训练序列和 PAM4/FLIT 带来的变化最后给出调试路径和排错思路。如果你之前调试过 DDR training会发现 PCIe 的 training 有很多相似之处都是为了解决发射端与接收端之间由于信道、时序、电平偏差导致的信号不匹配问题。但 PCIe 的 training 并不是在内存控制器里完成而是在物理层Physical Layer通过 LTSSM 状态机和训练序列逐步协商出来的。这篇文章不要求你事先掌握 PCIe 6.0 全貌只要你有 PCIe 基础概念并且正在做板卡调试、固件开发或系统验证就能按顺序看完整个训练流程并在后面看到可落地的排查清单。1. 为什么 PCIe 链路不能“插上就用”而必须先完成 training1.1 插槽、金手指和链路之间的“信号协商”需求从用户视角看PCIe 设备插入插槽后系统就能识别它似乎一切都是自动完成的。但从芯片设计角度看发送端并不知道对端是否已经准备好也不知道传输速率、链路宽度、TX/RX 参数是否匹配。如果两端直接开始发送数据接收端可能根本不知道数据从哪个字节开始噪声和反射也会导致错误率居高不下。training 要解决的就是这个问题在正式传输数据之前让链路的双方建立公共的时间基准、位边界、符号边界和速率档位。PCIe 的物理层把这种初始化过程称作“训练”training它发生在链路没有进入 L0 状态之前。训练的核心产物是“链路已就绪”的约定双方在同一个速率上工作位锁定和符号锁定完成链路宽度协商完成TX 均衡参数设置完毕。只有这些条件全部满足事务层的数据才能安全地通过物理层发送出去。1.2 PCIe 6.0 之前与之后的 training 目标差异PCIe 1.0 到 5.0 使用的都是 NRZ 编码每个单位间隔UI承载 1 bitPCIe 6.0 改用 PAM4 信号每个符号承载 2 bit单位间隔从 64 GT/s 的角度看只有 31.25 ps。速率升高、电平数增加training 要做的事情远比低速时代复杂。训练不再只是完成简单的“速率握手”还必须处理 PAM4 独有的非线性、串扰和噪声特性。在 PCIe 6.0 中FLITFlow Control Unit编码取代了 128b/130b数据被切成固定大小的 FLIT 进行传输同时加入了前向纠错FEC。training 阶段必须保证最终进入 L0 后双方能以 64 GT/s 的 PAM4 信号进行稳定的 FLIT 流传输。这也是为什么 PCIe 6.0 的 training 对均衡Equalization、接收端检测Receiver Detection和抖动容限的要求明显高于前代。1.3 “训练”与“DDR training”的类比如果你调过 DDR可能会更容易理解 PCIe training。DDR training 通常包含读写平衡、时钟对齐、命令地址时序校准、片内终结电阻校准等工作目的是让控制器和内存颗粒之间的信号在高速下稳定采样。PCIe 的 training 也包含对齐类操作但更强调的是两端链路参数的协商速率档位、链路宽度、极性反转、通道翻转、均衡系数等。两者都不是一次性配置而是在每次上电或复位后重新执行的过程。ddr training这类词近年在服务器和嵌入式开发里出现频率很高因为高速信号设计已经不光是“画板子”的问题还取决于初始化代码能否把 PHY 调到最佳工作点。PCIe 6.0 里的 Equalization、TX 参数调整和链路训练状态机道理是相通的。理解这些底层的校准过程对定位“为什么插上去不识别”“为什么稳定跑在低速档”这类问题非常有帮助。2. 先从 LTSSM 状态机看懂 training 的整体流程2.1 LTSSM链路训练的核心状态机LTSSMLink Training and Status State Machine是 PCIe 物理层中负责链路初始化和状态管理的状态机。它定义了链路在不同阶段所处的工作模式包括复位、检测、训练、活动、恢复、节能等状态。每次链路从复位开始LTSSM 就会按照固定顺序执行状态迁移只有迁移到 L0 状态链路上的数据传输才真正开始。LTSSM 状态机分布在每个 PCIe 端口上由物理层逻辑负责状态流转软件无法直接控制整个过程。固件或驱动能做的是读取链路状态寄存器或通过配置寄存器触发链路重训练。2.2 从 Detect 到 L0 的关键状态路径PCIe 链路训练从 Detect 状态开始依次经历 Polling、Configuration然后进入 L0。具体路径和含义如下状态主要做的事常见出口Detect检测对端设备是否存在是否已连接未检测到接收端则等待检测到后进入 PollingPolling发送训练序列完成位锁定和符号锁定协商速率成功后进入 Configuration多次失败则回到 DetectConfiguration协商链路宽度、通道翻转、极性等成功后进入 L0L0正常数据传输状态可进入 Recovery、L0s/L1、Disabled 等Recovery重训练或速率变更时进入重新回到 L0或进入其他非活动状态在这条路径中Polling 和 Configuration 是最典型的 training 阶段。Polling 阶段主要解决物理层对齐问题Configuration 阶段主要解决链路层参数问题。2.3 LTSSM 状态迁移需要的“输入条件”LTSSM 并不是按时间顺序自动往下走每一步迁移都依赖两个端口之间收到明确的训练序列或协议信号。例如在 Polling.Active 状态中发送端持续发送 TS1 训练序列接收端只有正确识别到 TS1 序列才能完成符号锁定并向发送端回应 TS1 或 TS2。如果接收端一直收不到可识别的 TS1状态机会超时回到 Detect 或重新发起轮询。这里有一个容易误解的点LTSSM 状态机运行在逻辑层但训练序列是通过物理层发送的模拟信号。即使链路物理连接正常如果信号质量太差接收端也可能无法识别训练序列导致状态机卡在某个状态。所以 training 失败的问题既可能是逻辑配置问题也可能是信号完整性问题。2.4 速率协商为什么总是从 2.5 GT/s 开始PCIe 链路在训练开始时并不会直接协商到最高速率而是先在最可靠的 2.5 GT/sGen1 速率下完成初始握手。这样做的原因很直接低速信号对信道损伤不敏感更容易先完成位锁定和符号锁定等基础链路建立后再通过更高速度的均衡训练逐步提升速率。具体流程是Polling 阶段先在当前速率下完成对齐然后 Configuration 阶段协商链路宽度最后链路进入 L0。如果双方都支持更高的速率会通过进入 Recovery 状态并执行速度变更来完成升级PCIe 6.0 的 64 GT/s 最终也是通过这种方式从 Gen1 速率逐步升级上去的。3. PCIe 6.0 训练序列与编码层的变化3.1 TS0、TS1、TS2 训练序列的作用训练序列Training Sequence是 PCIe 训练中使用的一类特殊有序字符集合。TS1 和 TS2 是常见的训练序列分别承载不同的训练目的TS1用于 Polling 阶段建立符号锁定、链路宽度协商、速度变更请求。TS2用于 Configuration 阶段确认链路参数例如通道翻转、极性、链路宽度。TS0通常作为 TS1/TS2 的扩展或填充序列使用在低速训练过程中承载均衡相关设置。这些训练序列由有序字符Ordered Sets组成接收端通过识别这些特定模式来判定当前所在阶段。与数据报文不同训练序列具备特殊起始标记不会跟普通数据混淆。3.2 PCIe 6.0 引入 PAM4 后训练序列如何编码PCIe 1.0 到 5.0 使用 NRZ每条通道一个单位间隔内只有高/低两个电平接收端很容易判断 0 或 1。PCIe 6.0 使用 PAM4每个符号有四个电平分别映射到 00、01、11、10格雷映射避免相邻电平误判产生多比特错误。但从接收端看四个电平之间的距离只有 NRZ 的三分之一左右抗噪声能力明显下降。训练序列在这种情况下不能直接沿用原来的简易方法。例如在训练过程中的低速阶段仍可以按 NRZ 模式处理但进入 PAM4 训练后发射端需要发送特定的 PAM4 测试码型接收端需要做参考电压校准、判决阈值调整和误差检测。只有这些校准完成才能确认链路可以承载 FLIT 数据。3.3 FLIT 编码和 FEC 对 training 的影响PCIe 6.0 的数据传输使用固定大小的 FLIT每个 FLIT 为 256 字节。FLIT 编码取代了之前 128b/130b 的分块方式MAC 层职责大大增加。因为 FLIT 大小固定链路中不再需要每过一段时间就插入 SKP 有序字符来调整时钟漂移这减少了训练后的维护复杂度但也意味着训练必须更精确地保证位锁定和符号锁定否则 64 GT/s 下根本没有纠偏的空间。为了应对 PAM4 高误码率PCIe 6.0 加入了前向纠错FEC。FEC 允许接收端在检测到一定数量的比特错误后自行纠正而不必要求发送端重传。训练阶段需要保证 FEC 解码能够正常工作因此链路训练会关注错误率指标。如果错误率超过阈值LTSSM 会进入 Recovery 状态重新训练甚至降低速率。3.4 Equalization训练中的电气参数调整Equalization 是 PCIe 训练中相当重要的部分很多“链路不稳定”“间歇性降速”问题都出在这一环节。均衡的目的是通过调整发送端的发送参数Preshoot、De-emphasis和接收端的均衡参数CTLE、DFE补偿高频传输损耗使接收端能够正确地采样数据。在 PCIe 6.0 中由于 PAM4 信号对信道线性度更敏感均衡训练变得比 NRZ 时代更复杂。训练分为多个阶段Phase 1发送端发送预设参数接收端测量信号质量并反馈。Phase 2接收端自行调整 CTLE 和 DFE让信号达到最佳采样条件。Phase 3双方根据反馈结果确定最终均衡系数并固化到寄存器。如果 Phase 3 中确认的参数在后续运行中出现高误码率链路会重新进入训练流程。这意味着在 PCIe 6.0 系统中training 不只发生在开机阶段也可能在链路运行中因为信号劣化而重复出现。4. 从系统启动到驱动加载观察 training 是否真正成功4.1 学习环境与生产环境的验证目标在学习或调试环境中通常只需要确认设备能被系统识别并能跑数据即可。这一层的判断标准是BIOS 阶段是否枚举到设备、操作系统是否分配了 BDF、驱动是否加载成功。但在生产环境中只看“识别到”远远不够还需要确认链路是否以预期速率工作、是否出现速率回退、错误计数是否持续增长。PCIe training 的最终成功定义有两层链路状态进入 L0。链路速率和宽度达到设计预期并且在压力测试中不持续产生错误。如果只是能开机但一直跑在 Gen1说明 training 可能完成了基础对齐但高速率协商没有成功。这种问题在调试中最容易被忽略。4.2 用 lspci 和系统寄存器检查链路状态Linux 环境下最直接的验证工具是lspci。通过-vvv参数可以看到链路状态、当前速率和宽度lspci -vvv -s 01:00.0输出中重点关注以下几项LnkCap: Port #1, Speed 32GT/s, Width x16 LnkSta: Speed 32GT/s, Width x16 LnkSta2: Current De-emphasis Level: -6dB, Equalization Complete如果LnkSta中的 Speed 低于LnkCap说明链路发生了降速。此时可以继续查看训练错误状态、均衡完成状态以及是否有 Link Training 错误标志。部分 PCIe Retimer 或 Switch 还会在固件日志中打印训练结果例如LTSSM is in L0、Polling failed之类信息。4.3 BIOS 启动日志中的训练痕迹在 x86 服务器平台BIOS 在内存初始化和 PCIe 枚举阶段通常会打印 PCIe 设备枚举信息。有些 BIOS 支持打开 PCIe 错误日志和训练详情可以看到链路速度协商过程。常用的排查方法是开启 BIOS 的 PCIe 调试日志或使用平台自带的 BMC/BIOS 串口日志。日志里如果出现PCIe Link Training Error、Link Down、Retrain等关键字基本可以确认训练阶段存在问题。在 ARM 嵌入式平台中U-Boot 通常会打印 PCIe 控制器的初始化状态例如pcie-dw-rockchip 1c120000.pcie: Linking... Link up, Gen3 x4出现Link up说明训练成功但要注意后面的速率和宽度。如果显示Gen1 x1说明虽然训练完成但链路能力远低于预期。4.4 协议分析仪和示波器是训练问题的最终裁决工具软件层看到链路状态最终是 L0并不意味着物理层信号质量好。许多间歇性问题只有在高速率下才会暴露。协议分析仪可以抓取 LTSSM 状态转换、训练序列和错误计数器是了解训练过程是否正常的直接手段。示波器则用于观察实际的 PAM4 眼图、抖动和电平分布。对大多数工程师来说不需要一开始就上协议分析仪。可以先通过寄存器、日志和压力测试缩小范围只有疑似信号完整性问题时再使用示波器量测。调试 PCIe 6.0 时由于 64 GT/s PAM4 信号非常快示波器的带宽要求很高普通 4 GHz 带宽示波器很可能无法准确反映信号质量。5. 常见 training 失败现象与排查链路5.1 现象一设备完全无法被系统识别这是最常见的训练失败现象。设备在 BIOS 和操作系统中都没有出现lspci看不到BIOS 日志里也没有对应设备。排查顺序如下确认物理连接电源、时钟、复位、PERST# 信号是否正确。确认参考时钟PCIe 参考时钟是否稳定频率是否为 100 MHz差分信号是否正常。检查 Receiver Detect通过在位寄存器查看端口是否检测到接收端。确认 LTSSM 停留在哪个状态如果卡在 Detect可能根本没有检测到对端如果卡在 Polling说明训练序列没有正确握手。检查主板或转接卡是否存在机械接触不良。5.2 现象二链路只能跑在较低速率设备能识别但速率始终停在 Gen1 或 Gen2无法升到目标速率。这种故障多发生在 Equalization 阶段。可能原因检查方式处理建议PCB 走线损耗过大高速率下均衡无法补偿使用示波器测量高频眼图对比规格书要求优化 PCB 板材、过孔、连接器发射端或接收端参数未按建议配置检查寄存器中 Preshoot/De-emphasis 设置手动指定均衡参数执行重训练Retimer 固件版本不支持 PCIe 6.0 速率查看 Retimer 固件版本和 Release Note升级 Retimer 固件链路中的连接器或线缆插入损耗过高查看链路预算和插入损耗测试数据更换低损耗线缆或走线5.3 现象三进入系统后出现间歇性链路下降Link Down链路能训练成功并进入系统但在高负载运行时出现Link Down或重新训练。这通常由信号完整性恶化、电源噪声、温度漂移或 FEC 纠错能力不足引起。检查方式查看 PCIe 错误计数例如Correctable Error中 FEC 错误计数是否持续增长。使用压力测试工具产生持续读写流量观察链路是否在特定负载下降速。检查电源和去耦电容是否满足 PCIe 6.0 规格。如果 FEC 错误持续上涨说明物理层信号质量已经到达临界点此时即使软件没有报错也要尽快优化硬件否则只是把失败推迟到某个不可控的时间点。5.4 现象四PCIe 6.0 Retimer 训练不稳定PCIe 6.0 系统中Retimer 参与链路训练其自身也需要完成多个阶段的均衡。Retimer 固件和配置会直接影响训练稳定性。常见问题是 Retimer 固件不匹配、RX/TX 参数配置错误、Retimer 与 RC/EP 的均衡策略冲突。处理方式检查 Retimer 的配置链路速率是否设为 auto。检查 Retimer 是否启用了 PCIe 6.0 的 FEC pass-through 模式。升级固件到目标版本并对比 Release Note 中修复的训练问题。注意Retimer 的调试必须结合实际链路拓扑判断不能只改某一端参数。最好在协议分析仪下观察 Retimer 上游和下游的 LTSSM 状态是否同步。5.5 training 问题排查清单层级检查项工具/方法物理信号时钟、复位、电源、PCB 走线示波器、万用表、原理图审查链路状态LTSSM 当前状态、错误状态寄存器寄存器读取、BIOS 日志速率协商LnkCap 与 LnkSta 是否一致lspci、寄存器均衡Equalization 是否完成错误计数协议分析仪、示波器上层软件驱动是否加载中断是否正常dmesg、lspci6. 工程实践如何在项目早期降低 training 风险6.1 硬件设计阶段的预判与预防PCIe 6.0 对 PCB 设计要求非常高。不要等到板子回来后才发现跑不到 64 GT/s设计阶段就要做链路预算和仿真。至少需要关注走线长度控制在规格书推荐的范围内尽量减少过孔和换层。AC 耦合电容放在靠近发送端的位置容值按 PCIe 6.0 规范选择。差分对内的等长和差分对间的等长都要严格控制。电源去耦电容布局要靠近高速引脚降低电源噪声。连接器选择满足 PCIe 6.0 电气要求的高频连接器。芯片参考设计里通常会有 PCB 设计指南不要随意改变推荐叠层和走线宽度。高速信号的设计经验虽然可以迁移但每个协议的容限并不相同。6.2 固件和 BIOS 侧的配置建议固件层面初始化代码要严格遵循 PCIe 控制器的参考驱动流程。常见问题是直接跳过速率协商步骤强制把 PHY 配置到最高速率。没有正确配置参考时钟的扩频SSC参数。没有根据实际拓扑配置 Retimer 或 Switch 的链路参数。复位时序不正确导致设备上电后无法进入 Detect 状态。推荐做法是先用 PCIe 控制器的默认流程跑通链路确认基础训练成功后再针对性能做优化。不要一开始就叠加自定义配置否则训练失败时很难判断是硬件问题还是固件配置问题。6.3 软件驱动层的校验与容错驱动加载时应该主动读取链路状态寄存器而不是假设系统枚举到的设备一定满速率工作。可以在驱动初始化阶段打印设备所在 Bus/Device/Function。当前链路速度和宽度。是否处于 L0 状态。PCIe 错误状态寄存器中是否有置位。如果发现链路速率不满足要求可以在驱动中做速率检查并给出警告信息。这种主动检查比被动等待用户反馈“性能慢”要高效得多。链路稳定性要求高的场景还可以通过周期性读取错误计数器在错误率达到阈值时触发重训练或迁移业务到冗余链路。6.4 测试环境与生产环境的训练验证差异环境关注点验证方式学习/开发环境设备能否识别、稳定跑通数据lspci、dd、简单读写测试测试环境各类速率、宽度、热插拔、压力测试遍扫 Test Card、协议分析仪、长时间 suiter生产环境长期稳定性、错误率趋势、固件可靠性BMC 日志、在线错误监控、自动重训练策略生产环境里不能把“开机一次成功”当作验收标准。必须结合机柜温度、线缆长度、整机功耗等因素做长时间高负载验证。PCIe 6.0 的 FEC 虽然能纠正部分错误但当错误率高到触发链路重训练时业务侧往往已经出现延迟抖动或中断不能接受这种状态的系统需要提前做监控和告警。7. 可复用的 PCIe 6.0 training 调试步骤7.1 上电后按层级排查的通用顺序当训练失败时推荐按下述顺序逐层排查确认物理层检测参考时钟是否存在且频率正确。确认复位完成PERST# 在时钟稳定后拉高时序满足规格。确认检测到对端读取 Receiver Detect 结果。确认 LTSSM 状态是卡在 Detect、Polling 还是 Configuration。确认训练序列使用协议分析仪判断 TS1/TS2 是否正常交替。确认速率协商是否切换到目标速率是否进入 Recovery 循环。确认数据链路进入 L0 后能否传输 TLPs错误计数是否为零。每完成一步都要记录寄存器值和日志再决定是否进入下一步。很多人调试时喜欢直接看眼图但如果没有先确认状态机卡在哪一步示波器反而容易给出错误结论。7.2 针对 PCIe 6.0 的额外检查点PCIe 6.0 的新特性会让调试更复杂下面是额外检查点是否所有链路都完成了 PAM4 模式的 Equalization。是否配置 FLIT 模式并确认 FEC 生效。确认 Retimer 和 Root Complex 之间的 FEC 策略一致。确认没有因为 FEC 错误过多触发 Replay 或链路重训练。这些检查点最好通过协议分析仪和控制器寄存器两个途径交叉验证。软件看到链路在 L0不代表物理层状态一直稳定协议分析仪能看到 LTSSM 的每次迁移能把“第一次进入 L0 后 3 分钟又回 Recovery”这类问题暴露出来。7.3 记录训练过程的最小信息集合调试 PCIe training 时建议至少保存以下信息平台型号、CPU/控制器型号、固件版本。PCIe 设备型号、固件版本、BDF 地址。槽位/端口编号、Retimer 固件版本。BIOS 中 PCIe 相关设定速率、Gen、宽度。lspci -vvv完整输出。错误计数寄存器快照。重训练前后的 dmesg 日志。这些信息在多人协作或返修时尤其重要。缺少版本号和环境描述的训练问题往往要反复复现才能定位沟通成本很高。注意不要只验证能识别、能跑一次数据就结束。至少做 30 分钟压力测试并在测试中持续监测错误计数和链路速率。8. 常见问题速查与最佳实践汇总8.1 训练相关常见问题速查表问题现象常见原因优先检查项处理方向开机不识别设备未检测到接收端卡在 Detect时钟、复位、Receiver Detect 寄存器检查硬件连接始终工作在 Gen1速率升级失败均衡寄存器、LnkCap/LnkSta优化信号完整性加载驱动后链路 Down高负载下信号劣化FEC 错误计数、示波器测试优化硬件和均衡参数间歇性重训练噪声、电源、温度BMC 日志、错误计数改善电源和散热Retimer 不训练固件或配置问题Retimer 固件日志、链路状态升级固件核对配置速率能到但带宽不足链路宽度协商失败Configuration 阶段日志检查通道翻盖/极性配置8.2 三条最值得记住的工程建议第一PCIe 6.0 training 的调试要分两层看逻辑层状态机和物理层信号质量。很多软件工程师只关注状态机硬件工程师只关注眼图但实际问题是两者相互影响的。训练序列无法识别既可能因为状态机配置错误也可能因为信号质量太差。建议两边同时看。第二不要用“能开机”替代“训练成功”。能开机只能说明链路在某一个速率或宽度下完成训练不代表达到设计目标。链路速率、宽度、均衡状态、错误计数都要逐一确认。第三PCIe 6.0 的调试入口从寄存器开始但终点是协议分析仪和眼图。如果只是软件配置问题寄存器足够如果涉及 Retimer、连接器、PCB 损耗示波器和协议分析仪是绕不开的工具。提前搭好调试环境可以让后续定位问题节省大量时间。8.3 下一步可以深入的方向读完这篇内容后如果想进一步掌握 PCIe 6.0 训练机制可以按以下顺序继续学习完整阅读 LTSSM 各个状态和转换条件的规范描述重点看 Polling 和 Recovery。阅读 PCIe 6.0 规范中 FLIT 编码和 FEC 章节理解训练完成后的数据传输保护机制。在一个真实平台或开发板上使用协议分析仪抓一次正常训练和一次异常训练对比状态机差异。学习如何使用示波器测量 PAM4 信号的眼图、线性度和抖动掌握 64 GT/s 信号的实测方法。如果项目里有 PCIe Retimer深入研究其固件日志和均衡参数配置这会成为实际项目中最常见的调试场景之一。PCIe 6.0 的普及还会持续一段时间但 training 机制作为链路可靠性的基石不会因为速率提升而变化。理解了训练状态机和调试方法再遇到 PCIe 5.0 与 6.0 共存、Retimer 级联、高速线缆连接等复杂场景时就会有一致的分析框架而不是到处搜报错日志。