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简介面向模拟集成电路初学者与集创赛参赛者这份高性能Rail-to-Rail运放设计资料基于SMIC 40nm工艺系统呈现输入级三倍电流镜恒定跨导实现方案以及如何兼顾115dB以上直流增益、约27MHz单位增益带宽和大于60°相位裕度帮助解决轨到轨结构跨导波动与稳定性设计难点。压缩包共12个文件大小约1009KB包含txt与html格式的技术解析文章、doc格式的详细设计文档以及jpg格式的电路版图与仿真截图便于对照原理图、前仿真数据和版图验证结果开展学习。已有327人学习下载。内容覆盖从电路原理图到前仿真状态、工程师亲手绘制的版图再到DRC/LVS验证及寄生参数提取后仿真实测后仿真与前仿真偏差不大PSRR、CMRR、SR等指标亦可自行复现。对希望掌握全流程设计方法或备战集创赛的读者而言这套资料提供了完整且经过验证的参考工程。 做模拟IC的人尤其是打算把运放从一个电路想法完整推进到版图落地的基本都绕不开这个题目低压系统里输入输出摆幅想要贴近电源轨到底怎么设计才能既保证增益、又稳住带宽我这次做的是一个基于SMIC 40nm工艺的Rail-to-Rail运放输入级采用三倍电流镜方案实现恒定跨导目标是把开环增益、相位裕度和版图寄生都控制在可接受范围内。这篇文章就把我从指标拆解到电路实现、再从仿真验证到版图细节的完整过程写出来给正在做类似设计的同学一份能直接对号入座的参考。如果你也是那种拿到一个运放题目不知道怎么定指标、不知道恒定跨导怎么做到、更不知道画版图时该注意什么的阶段那这篇就是为你准备的。文章里的公式不复杂思路也都是模拟IC里常用的手段重点是把“为什么这么做”讲透而不是丢一堆论文级别的推导。1. Rail-to-Rail运放的整体设计思路与指标拆解1.1 为什么一定要轨到轨输入输出级都得轨到轨很多刚从教科书运放入门的同学会有个误区以为运放输出能接近电源轨就够“轨到轨”了。实际上轨到轨包含两个维度输入共模范围和输出摆幅。假如供电电压是3.3V甚至更低传统PMOS差分输入级的共模范围是VSS到VDD减一个过驱动电压底端能到地但高端怎么都到不了VDDNMOS输入级刚好反过来。在低压系统里我们经常要求输入信号可以从地一直扫到电源比如电池充电管理、音频功放前级、ADC driver这类场景如果输入级不能全覆盖轻则线性度恶化重则相位反转整个系统直接不正常。输出级也一样普通共源级输出最小压降就是Vdsat在低压工艺下会白白牺牲几十甚至上百毫伏的输出摆幅。所以rail-to-rail运放真正的难点在于输入级要能同时兼容PMOS和NMOS两种输入对输出级要做成可以接近电源轨的push-pull结构。我的这次设计选择了经典的互补输入对加AB类推挽输出既保证了大摆幅也兼顾了驱动能力和静态功耗。1.2 设计指标别只盯着增益看拿到一个运放题目第一步就是把指标写在纸上。表1是我这次针对SMIC 40nm工艺定的一组目标值工艺采用的是40nm的1.8V I/O器件输入级用I/O管核心逻辑用core管供电电压1.8V指标目标值设计关注点DC开环增益≥ 80dB两级设计增益要满足线性度和精度单位增益带宽GBW≥ 50MHz输入级跨导恒定后GBW稳定相位裕度≥ 60°带5pF负载闭环稳定性输入共模范围0 ~ 1.8V轨到轨全覆盖输出摆幅0.05 ~ 1.75V跟输出级饱和压降相关静态功耗≤ 200µA便携设备受限输入失调电压≤ 3mV3σ版图匹配决定需蒙特卡洛验证CMRR/PSRR≥ 70dB电源抑制和高共模噪声抑制这里插一句经验之谈很多新手选运放或者定指标时只关注GBW和噪声但在一颗低压轨到轨运放里输入共模范围和输出摆幅才是“能不能用”的关键。DC增益决定了你的闭环精度够不够GBW决定速度而相位裕度直接关系到电路是否会自激振荡。这四个参数是互相牵制的后面做补偿和调尺寸时的所有烦恼都来自这里。1.3 恒定跨导为什么是运放设计的“命门”传统互补输入对最大的问题是输入共模电压在中间区域时PMOS和NMOS两个差分对都处于饱和区总跨导是两只对管跨导之和而当共模电压靠近电源轨或地时只有一个输入对工作总跨导变成单管的跨导。这就意味着运放的增益和带宽会随输入共模电平变化跨导波动严重时可以到40%以上。对精密的ADC驱动或音频放大来说增益随输入电平波动会让THD变差带宽变化则可能让环路稳定性在不同共模电平下表现不一致。恒定跨导Constant gm技术就是为了解决这个问题。常见的做法是让两对输入管的尾电流随共模电平变化在中间区域只让每个输入对各贡献总跨导的一半而两端的单个输入对则贡献完整跨导。因为gm正比于尾电流的平方根要用一半的gm尾电流必须降到原来的四分之一。这也是为什么很多人从“两倍电流镜”跳到“三倍电流镜”方案——三倍电流镜本质上是把尾电流从4I到I之间的切换比例用1:3电流镜精确控制从而把总跨导的波动压到±5%以内。2. 三倍电流镜实现恒定跨导内部原理与电路细节2.1 输入级拓扑的演进从两倍到三倍电流镜先讲最基础的版本。PMOS输入对和NMOS输入对并联总共4个输入管这是标准的互补Rail-to-Rail输入级。它的总跨导在中间区最大两端最小所以需要用电流镜“关掉”一部分跨导。早期有些设计用“两倍电流镜”把中间区的尾电流减半看起来思路没错但仔细算会发现如果两个输入对各得总跨导的一半那么每个输入对的尾电流应当是原来单对工作时的1/4而不是1/2——因为跨导跟电流的平方根成正比。所以用“三倍电流镜”这个称呼其实指的是电流镜的镜像比例是1:3。我的电路实现是这样的有一个主尾电流源提供基准电流I_ref。在中间共模区间PMOS输入对和NMOS输入对各取电流I_ref/4此时各管跨导约为单个输入对工作时的1/2总跨导等于gm0。共模电平偏向VDD时PMOS输入对几乎关断NMOS输入对拿到完整尾电流I_ref即切换为4倍电流总跨导仍约为gm0。共模电平偏向VSS时反过来通过电流镜把主电流全部切换到PMOS输入对。这种做法的巧妙之处在于电流镜的开关动作本身不需要很精确的阈值判断因为中间切换区只要能保证总跨导的变化平缓就可以通过仿真微调电流镜的宽长比去优化。实测下来三倍电流镜结构在VIC从0到1.8V扫描时跨导波动能控制在5%以内这个数字对大多数应用已经足够了。2.2 开关电流镜的电路级实现与偏置细节实际电路里电流镜开关一般由共模电平检测电路控制。具体结构为检测PMOS输入对和NMOS输入对源端电压当VIC接近电源轨时把流向PMOS输入对的多余尾电流通过开关管泄放掉或者通过电流镜汇入NMOS输入对的源端。我采用的方式是基准电流源产生I_ref。由两个比较管M_sense_p和M_sense_n检测VIC的高低电平输出数字电平控制电流镜开关管。电流镜数组采用1:3镜像M_mirror_A 提供I/4M_mirror_B 提供3I/4。当需要减半跨导时关闭3I/4那条支路当需要全跨导时两条支路同时打开。在两条支路切换的交界处刻意加入回滞设计避免输入共模电平在切换点附近抖动时电流镜反复开关产生输出毛刺。这里有几个非常关键的细节第一是开关管的导通电阻要足够小否则会影响电流镜的镜像精度第二是1:3电流镜的匹配必须做好版图上要用共质心布局第三是控制信号的变化沿要快——如果切换太慢输入共模扫过切换区时会出现一段“跨导塌陷”直接表现为增益谷点。我第一版仿真时没太在意这条结果跨导曲线在1.0V附近掉下去8%后来重新优化了检测管的增益和开关管的栅极驱动能力才解决。2.3 三倍电流镜 vs 其他恒定gm方案怎么选更优除了电流镜开关业界还有一种常用的恒定gm方案用冗余差分对如第三对管子在边缘区域补跨导。这种方案控制起来更复杂对失配也更敏感。还有一种是纯偏置电流补偿法通过附加电流源按共模电平连续调整尾电流但没有明确的电平切换点容易产生非线性畸变。我做了一个对比表方便大家选型时不踩坑方案跨导波动电路复杂度功耗代价工艺敏感性实际推荐度三倍电流镜1:3切换±5%以内中低中高两倍电流镜1:2切换±10%~15%低低低中冗余差分对补偿±3%以内高中高低连续偏置电流调节±6%中高中中从成本和收益来看三倍电流镜是“性价比”最高的恒定gm方案。它的代价只是几个额外的电流镜管和一对电平检测管面积增加很小却能换来整个输入共模范围内增益和带宽的平稳。如果后续要在高精度、低失真场景使用可以进一步做trimming但40nm工艺下器件的绝对匹配度本身已经不错蒙特卡洛仿真显示三倍电流镜方案的三西格玛失调电压在2.1mV左右完全可接受。3. SMIC 40nm工艺设计约束、仿真验证与稳定性补偿3.1 40nm工艺对运放设计到底有什么不一样SMIC 40nm是很多国内项目中常见的工艺节点适合做中低功耗的混合信号SoC。但这个节点做模拟电路有个特点器件速度很快沟道长度短阈值电压不高但短沟道效应、DIBL、栅氧漏电流对模拟性能的影响比老工艺明显得多。如果你是第一次在40nm上做运放我建议先做这几件事确认你选的是core还是I/O器件。Rail-to-rail运放的电源电压常常是1.8V或2.5V这意味着你必须用1.8V/2.5V的I/O器件不能用0.9V的core管。I/O管的Vth和沟道适配性会更好但速度慢一点噪声也偏大。这套设计里输入对最终选的是40nm工艺库里的1.8V NMOS和PMOSL取0.5µm来抑制短沟道效应。对每个关键管子跑一遍Id-Vg曲线确认过驱动电压Vov在60mV~150mV之间。40nm工艺下Vov太大会明显降低输出摆幅太小管子极易进入亚阈值区gm和失配都变差。Rail-to-rail输入对还额外要求所有工作区域下输入对都不能离开饱和区这就需要仔细设置尾电流源的尺寸和源端钳位电压。温度特性比老工艺更敏感。40nm管子迁移率随温度变化大轨到轨运放的跨导切换点也会飘。我的做法是做-40°C到125°C的全温度范围仿真确保切换点在整个区间内都能保证跨导波动不超标。3.2 仿真验证PVT、蒙特卡洛和稳定性测试运放设计里仿真验证不光是跑个AC看增益和相位要覆盖全PVT工艺角、电压、温度组合至少十几种情况。我在这个项目里的仿真矩阵包括工艺角TT、FF、SS、FS、SF。电压1.62V、1.8V、1.98V。温度-40°C、27°C、125°C。负载电容2pF、5pF、10pF模拟不同下游负载。反馈配置单位增益跟随、同相放大、差分放大。其中最重要的一个仿真叫gm仿真把VIC从0扫到1.8V同时跑AC在每个VIC点提取输入等效跨导。这个曲线直接反映了恒定gm电路的实际效果。在第一版设计中我测得的跨导波动在SS工艺角下到了9%明显超标后来发现是电流镜在SS角下镜像精度变差解决办法是把电流镜像管子的沟道长度从0.5µm加到1µm牺牲一点速度换匹配。稳定性方面两级运放我做了补偿电容Cc1.2pF和调零电阻Rz2kΩ的Miller补偿。这里要特别提一下如果你做的是三级运放比如需要极高增益时光靠单级Miller补偿是不够的需要嵌套Miller补偿NMC或者多级前馈补偿。我在某次改版中尝试过把差分输出和增益级分开做成三级结果相位裕度掉到28°后来放弃了——在40nm工艺下二级运放加好补偿足够满足多数应用三级带来的额外极点处理起来非常麻烦这在热词里也常看到“三级运放补偿”的讨论建议不是必须的情况不要轻易挑战。3.3 运放应用层面的几个高频问题单电源、噪声和自激运放设计完成进入应用阶段有几个高频问题需要在设计阶段就想清楚不然流片回来调试会让你怀疑人生。先说单电源供电放大交流信号要注意什么单电源意味着输入共模电平往往被设置到VDD/2此时轨到轨运放的恒定gm电路正好工作在输入对同时导通的中间区域理论上性能最好但如果你用的不是轨到轨运放而是一个常规NMOS输入级输入共模必须高于一个Vgs那在低压单电源下基本没法工作。这也是“单电源运放经典电路图”里大家为什么喜欢用rail-to-rail运放的根本原因。运放输出噪声怎么算对输入对和第一级贡献尤其要上心。等效输入噪声在低频段主要由1/f噪声贡献白噪声段则由输入管子gm和沟道热噪声决定。实用公式是[ \overline{v_{n,in}^2} \frac{8kT}{3\sqrt{\mu C_{ox} (W/L) I_D}} \frac{2K_f}{C_{ox} W L f} ]公式第一项是热噪声项也就是为什么低噪声运放的输入对往往用大尺寸管子第二项是闪烁噪声项大L、大W能显著压低1/f噪声。40nm下如果完全靠加大尺寸压噪声会导致输入对寄生电容增大影响带宽怎么平衡要看具体指标。我这颗运放的输入噪声指标定的是6nV/√Hz以下1kHz处实际上通过把输入对L取到2µm、偏置电流调到10µA每管后仿真出来5.2nV/√Hz满足要求。再说运放容易自激振荡的典型电路。最常见的就是单位增益缓冲器接大电容负载输出级次级极点被负载电容拉到低频相位裕度迅速恶化。解决办法除了设计时预留功率管的输出能力更重要的是补偿要跟着负载走。这个项目里我用的是Cc直接跨接在第二级输入输出之间做Miller补偿同时在输出级和负载之间加上一个几十欧姆的隔离电阻实测下来即使接100pF负载相位裕度还能保住45°以上。4. 版图设计参考从布局规划到后仿收敛4.1 版图布局的优先级匹配、隔离和寄生一颗运放的版图往往决定它实际性能能不能达到前仿水平尤其是轨到轨运放这种输入对和电流镜都极其依赖匹配的电路。我的版图设计顺序如下所有输入对管PMOS对和NMOS对必须共质心交叉布局并加dummy管四个输入管周围还要放保护环隔离衬底噪声。40nm工艺下衬底耦合噪声比老工艺更厉害保护环不能省。电流镜管子尤其是三倍电流镜中1:3镜像的两组管子要用共质心或者至少是紧密对称的布局金属走线长度尽量一致。镜像比例一旦失配恒定gm效果直接劣化后仿的跨导波动可能从前仿的5%涨到10%。输出级功率管和输入级之间要保持安全距离并通过深N阱隔离避免功率管开关时的衬底电流弹到输入级形成正反馈甚至闩锁。电源线采用梳状结构分布GND和VDD都从中央干道引出模拟地单独走线不跟数字地共用减少电源噪声耦合。版图画完之后DRC和LVS是绕不过去的。40nm工艺对金属密度的要求很严格版图中必须有足够的dummy填充否则DRC会报density violation。不过dummy填充要小心不要填在输入对附近因为dummy金属的寄生电容会改变输入节点的高频特性。4.2 寄生提取与后仿真跨导和相裕度怎么变化画完版图用寄生参数提取PEX跑后仿这是每颗运放流片前最紧张的一步。我这里拿到的后仿结果GBW从前仿的58MHz掉到49MHz相位裕度从68°降到54°跨导波动从5.1%变成6.3%。这个差距主要来自三部分输入对管栅极和漏极的寄生电容电流镜开关管上的寄生电容以及顶层走线的栅极电阻。应对措施是将输入对管的栅极走线用高层金属加宽降低栅极电阻和寄生电容引入的极点。电流镜开关管的漏端寄生电容会直接影响切换速度所以这部分走线要尽量短。如果后仿相位裕度不足可以微调Cc值但我更建议在版图阶段就控制寄生流片后反悔的成本太高。4.3 版图检查清单DRC、密度和天线效应简单列一个我在tapeout前必查的清单DRC所有间距、宽度、金属密度全绿。LVS网表完全一致器件参数不变。天线效应检查所有连接栅极的长走线都不允许超过阈值如果超出要加天线二极管。ESD检查所有PAD都有完整的ESD防护结构输入对管的栅极不能裸露接PAD。闩锁检查所有PMOS/NMOS周围要有合理的阱接触和衬底接触间距不能过大。密度检查整个版图金属密度满足工艺线要求dummy填充位置是否影响敏感电路。我见过不少新手在这块翻车DRC明明过了LVS也过了结果因为在输入对旁边填了大片dummy导致后仿相位裕度直接崩掉。所以dummy填充规则要跟工艺厂确认敏感区域最好手动布dummy而不是全部自动填充。5. 常见问题与排查技巧实录5.1 高频问题速查表这个表是我在实际调试和答疑过程中总结出来的覆盖面比较广你遇到类似问题可以直接对照排查现象可能原因排查方法解决方案跨导波动大于8%三倍电流镜像比例失配切换点控制信号太慢单独仿真电流镜镜像精度看切换区域是否出现门限延迟加大镜像管沟道长度增加电平检测管跨导单位增益缓冲器自激相位裕度不足负载电容过大跑闭环AC看开环相频曲线增大Miller补偿加输出隔离电阻输出摆幅达不到轨到轨输出级过驱动电压太大P/N管驱动电流不平衡检查输出级静态电流扫描输出级Vov曲线减小输出管L调整AB类控制电路静态电流共模扫描时输出毛刺电流镜开关切换瞬间产生电流毛刺瞬态仿真观察VIC扫过切换点时的输出波形在切换控制逻辑中加入回滞减小开关管栅极过驱动后仿GBW比前仿低很多关键节点寄生电容过大在版图中定位影响带宽的主要寄生节点改用高层金属走线缩小敏感节点面积温度变化时增益不稳定跨导切换点随温度漂移跑全温度范围gm曲线重新设计偏置电流的温度特性考虑用PTAT电流补偿输出端有小信号振荡约几十MHz次极点引起的阻尼弱看闭环增益曲线是否出现尖峰调整补偿电容和调零电阻优化第二级电流5.2 几个调试中的具体教训第一版仿真时我最得意的三倍电流镜方案在最常见的TT/27°C/1.8V下表现很好跨导波动只有4.7%但一跑到SS/125°C/1.62V波动直接跳到11%。查了很久发现是电平检测管的阈值电压漂移导致切换点跑偏切换时机不对电流镜在应该切换的时候没切换两个输入对在很长一段VIC区间内都同时工作总跨导变成了1.4倍。解决办法是给检测管串联了一对二极管连接管子增加检测阈值电压余量让切换点更稳定。这个坑你应该记一下尤其是做车规级或者工规级产品的同学温度范围宽的话一定跑全温仿真。另一个教训是开关管尺寸的取舍。最初我把三倍电流镜的13镜像管做得非常小想着能省面积结果发现镜像电流的绝对误差太大这个误差直接反映在输入对的尾电流上导致输入失调电压增大。后来把镜像管做成宽度大两倍、长度加到1µm面积虽然多了但失调从5mV降到了2.5mV。所以在模拟IC里匹配性永远优先于面积尤其在40nm这种小尺寸工艺下最小尺寸的晶体管只能用在数字逻辑里模拟关键路径必须舍得给面积。最后一点心得轨到轨运放的恒定gm不能只看静态仿真一定要做瞬态大信号仿真。在输入共模电压快速跳变时三倍电流镜的切换不能出现几十纳秒的毛刺否则在ADC驱动或者采样保持电路里会引起严重建立误差。解决毛刺的方法是在切换控制信号路径上加一个小RC滤波但注意不能引入太大延迟不然切换点又偏移了。这组设计跑完整颗运放的性能和版图都能落地后续如果做全差分输出只要把输出级改成全差分AB类再配一个共模反馈CMFB网络就能直接扩展出去。希望这篇能帮你在做Rail-to-Rail运放时少踩几个坑。本文还有配套的精品资源点击获取 Rail-to-Rail运放设计实战：三倍电流镜恒定跨导与版图落地
简介面向模拟集成电路初学者与集创赛参赛者这份高性能Rail-to-Rail运放设计资料基于SMIC 40nm工艺系统呈现输入级三倍电流镜恒定跨导实现方案以及如何兼顾115dB以上直流增益、约27MHz单位增益带宽和大于60°相位裕度帮助解决轨到轨结构跨导波动与稳定性设计难点。压缩包共12个文件大小约1009KB包含txt与html格式的技术解析文章、doc格式的详细设计文档以及jpg格式的电路版图与仿真截图便于对照原理图、前仿真数据和版图验证结果开展学习。已有327人学习下载。内容覆盖从电路原理图到前仿真状态、工程师亲手绘制的版图再到DRC/LVS验证及寄生参数提取后仿真实测后仿真与前仿真偏差不大PSRR、CMRR、SR等指标亦可自行复现。对希望掌握全流程设计方法或备战集创赛的读者而言这套资料提供了完整且经过验证的参考工程。 做模拟IC的人尤其是打算把运放从一个电路想法完整推进到版图落地的基本都绕不开这个题目低压系统里输入输出摆幅想要贴近电源轨到底怎么设计才能既保证增益、又稳住带宽我这次做的是一个基于SMIC 40nm工艺的Rail-to-Rail运放输入级采用三倍电流镜方案实现恒定跨导目标是把开环增益、相位裕度和版图寄生都控制在可接受范围内。这篇文章就把我从指标拆解到电路实现、再从仿真验证到版图细节的完整过程写出来给正在做类似设计的同学一份能直接对号入座的参考。如果你也是那种拿到一个运放题目不知道怎么定指标、不知道恒定跨导怎么做到、更不知道画版图时该注意什么的阶段那这篇就是为你准备的。文章里的公式不复杂思路也都是模拟IC里常用的手段重点是把“为什么这么做”讲透而不是丢一堆论文级别的推导。1. Rail-to-Rail运放的整体设计思路与指标拆解1.1 为什么一定要轨到轨输入输出级都得轨到轨很多刚从教科书运放入门的同学会有个误区以为运放输出能接近电源轨就够“轨到轨”了。实际上轨到轨包含两个维度输入共模范围和输出摆幅。假如供电电压是3.3V甚至更低传统PMOS差分输入级的共模范围是VSS到VDD减一个过驱动电压底端能到地但高端怎么都到不了VDDNMOS输入级刚好反过来。在低压系统里我们经常要求输入信号可以从地一直扫到电源比如电池充电管理、音频功放前级、ADC driver这类场景如果输入级不能全覆盖轻则线性度恶化重则相位反转整个系统直接不正常。输出级也一样普通共源级输出最小压降就是Vdsat在低压工艺下会白白牺牲几十甚至上百毫伏的输出摆幅。所以rail-to-rail运放真正的难点在于输入级要能同时兼容PMOS和NMOS两种输入对输出级要做成可以接近电源轨的push-pull结构。我的这次设计选择了经典的互补输入对加AB类推挽输出既保证了大摆幅也兼顾了驱动能力和静态功耗。1.2 设计指标别只盯着增益看拿到一个运放题目第一步就是把指标写在纸上。表1是我这次针对SMIC 40nm工艺定的一组目标值工艺采用的是40nm的1.8V I/O器件输入级用I/O管核心逻辑用core管供电电压1.8V指标目标值设计关注点DC开环增益≥ 80dB两级设计增益要满足线性度和精度单位增益带宽GBW≥ 50MHz输入级跨导恒定后GBW稳定相位裕度≥ 60°带5pF负载闭环稳定性输入共模范围0 ~ 1.8V轨到轨全覆盖输出摆幅0.05 ~ 1.75V跟输出级饱和压降相关静态功耗≤ 200µA便携设备受限输入失调电压≤ 3mV3σ版图匹配决定需蒙特卡洛验证CMRR/PSRR≥ 70dB电源抑制和高共模噪声抑制这里插一句经验之谈很多新手选运放或者定指标时只关注GBW和噪声但在一颗低压轨到轨运放里输入共模范围和输出摆幅才是“能不能用”的关键。DC增益决定了你的闭环精度够不够GBW决定速度而相位裕度直接关系到电路是否会自激振荡。这四个参数是互相牵制的后面做补偿和调尺寸时的所有烦恼都来自这里。1.3 恒定跨导为什么是运放设计的“命门”传统互补输入对最大的问题是输入共模电压在中间区域时PMOS和NMOS两个差分对都处于饱和区总跨导是两只对管跨导之和而当共模电压靠近电源轨或地时只有一个输入对工作总跨导变成单管的跨导。这就意味着运放的增益和带宽会随输入共模电平变化跨导波动严重时可以到40%以上。对精密的ADC驱动或音频放大来说增益随输入电平波动会让THD变差带宽变化则可能让环路稳定性在不同共模电平下表现不一致。恒定跨导Constant gm技术就是为了解决这个问题。常见的做法是让两对输入管的尾电流随共模电平变化在中间区域只让每个输入对各贡献总跨导的一半而两端的单个输入对则贡献完整跨导。因为gm正比于尾电流的平方根要用一半的gm尾电流必须降到原来的四分之一。这也是为什么很多人从“两倍电流镜”跳到“三倍电流镜”方案——三倍电流镜本质上是把尾电流从4I到I之间的切换比例用1:3电流镜精确控制从而把总跨导的波动压到±5%以内。2. 三倍电流镜实现恒定跨导内部原理与电路细节2.1 输入级拓扑的演进从两倍到三倍电流镜先讲最基础的版本。PMOS输入对和NMOS输入对并联总共4个输入管这是标准的互补Rail-to-Rail输入级。它的总跨导在中间区最大两端最小所以需要用电流镜“关掉”一部分跨导。早期有些设计用“两倍电流镜”把中间区的尾电流减半看起来思路没错但仔细算会发现如果两个输入对各得总跨导的一半那么每个输入对的尾电流应当是原来单对工作时的1/4而不是1/2——因为跨导跟电流的平方根成正比。所以用“三倍电流镜”这个称呼其实指的是电流镜的镜像比例是1:3。我的电路实现是这样的有一个主尾电流源提供基准电流I_ref。在中间共模区间PMOS输入对和NMOS输入对各取电流I_ref/4此时各管跨导约为单个输入对工作时的1/2总跨导等于gm0。共模电平偏向VDD时PMOS输入对几乎关断NMOS输入对拿到完整尾电流I_ref即切换为4倍电流总跨导仍约为gm0。共模电平偏向VSS时反过来通过电流镜把主电流全部切换到PMOS输入对。这种做法的巧妙之处在于电流镜的开关动作本身不需要很精确的阈值判断因为中间切换区只要能保证总跨导的变化平缓就可以通过仿真微调电流镜的宽长比去优化。实测下来三倍电流镜结构在VIC从0到1.8V扫描时跨导波动能控制在5%以内这个数字对大多数应用已经足够了。2.2 开关电流镜的电路级实现与偏置细节实际电路里电流镜开关一般由共模电平检测电路控制。具体结构为检测PMOS输入对和NMOS输入对源端电压当VIC接近电源轨时把流向PMOS输入对的多余尾电流通过开关管泄放掉或者通过电流镜汇入NMOS输入对的源端。我采用的方式是基准电流源产生I_ref。由两个比较管M_sense_p和M_sense_n检测VIC的高低电平输出数字电平控制电流镜开关管。电流镜数组采用1:3镜像M_mirror_A 提供I/4M_mirror_B 提供3I/4。当需要减半跨导时关闭3I/4那条支路当需要全跨导时两条支路同时打开。在两条支路切换的交界处刻意加入回滞设计避免输入共模电平在切换点附近抖动时电流镜反复开关产生输出毛刺。这里有几个非常关键的细节第一是开关管的导通电阻要足够小否则会影响电流镜的镜像精度第二是1:3电流镜的匹配必须做好版图上要用共质心布局第三是控制信号的变化沿要快——如果切换太慢输入共模扫过切换区时会出现一段“跨导塌陷”直接表现为增益谷点。我第一版仿真时没太在意这条结果跨导曲线在1.0V附近掉下去8%后来重新优化了检测管的增益和开关管的栅极驱动能力才解决。2.3 三倍电流镜 vs 其他恒定gm方案怎么选更优除了电流镜开关业界还有一种常用的恒定gm方案用冗余差分对如第三对管子在边缘区域补跨导。这种方案控制起来更复杂对失配也更敏感。还有一种是纯偏置电流补偿法通过附加电流源按共模电平连续调整尾电流但没有明确的电平切换点容易产生非线性畸变。我做了一个对比表方便大家选型时不踩坑方案跨导波动电路复杂度功耗代价工艺敏感性实际推荐度三倍电流镜1:3切换±5%以内中低中高两倍电流镜1:2切换±10%~15%低低低中冗余差分对补偿±3%以内高中高低连续偏置电流调节±6%中高中中从成本和收益来看三倍电流镜是“性价比”最高的恒定gm方案。它的代价只是几个额外的电流镜管和一对电平检测管面积增加很小却能换来整个输入共模范围内增益和带宽的平稳。如果后续要在高精度、低失真场景使用可以进一步做trimming但40nm工艺下器件的绝对匹配度本身已经不错蒙特卡洛仿真显示三倍电流镜方案的三西格玛失调电压在2.1mV左右完全可接受。3. SMIC 40nm工艺设计约束、仿真验证与稳定性补偿3.1 40nm工艺对运放设计到底有什么不一样SMIC 40nm是很多国内项目中常见的工艺节点适合做中低功耗的混合信号SoC。但这个节点做模拟电路有个特点器件速度很快沟道长度短阈值电压不高但短沟道效应、DIBL、栅氧漏电流对模拟性能的影响比老工艺明显得多。如果你是第一次在40nm上做运放我建议先做这几件事确认你选的是core还是I/O器件。Rail-to-rail运放的电源电压常常是1.8V或2.5V这意味着你必须用1.8V/2.5V的I/O器件不能用0.9V的core管。I/O管的Vth和沟道适配性会更好但速度慢一点噪声也偏大。这套设计里输入对最终选的是40nm工艺库里的1.8V NMOS和PMOSL取0.5µm来抑制短沟道效应。对每个关键管子跑一遍Id-Vg曲线确认过驱动电压Vov在60mV~150mV之间。40nm工艺下Vov太大会明显降低输出摆幅太小管子极易进入亚阈值区gm和失配都变差。Rail-to-rail输入对还额外要求所有工作区域下输入对都不能离开饱和区这就需要仔细设置尾电流源的尺寸和源端钳位电压。温度特性比老工艺更敏感。40nm管子迁移率随温度变化大轨到轨运放的跨导切换点也会飘。我的做法是做-40°C到125°C的全温度范围仿真确保切换点在整个区间内都能保证跨导波动不超标。3.2 仿真验证PVT、蒙特卡洛和稳定性测试运放设计里仿真验证不光是跑个AC看增益和相位要覆盖全PVT工艺角、电压、温度组合至少十几种情况。我在这个项目里的仿真矩阵包括工艺角TT、FF、SS、FS、SF。电压1.62V、1.8V、1.98V。温度-40°C、27°C、125°C。负载电容2pF、5pF、10pF模拟不同下游负载。反馈配置单位增益跟随、同相放大、差分放大。其中最重要的一个仿真叫gm仿真把VIC从0扫到1.8V同时跑AC在每个VIC点提取输入等效跨导。这个曲线直接反映了恒定gm电路的实际效果。在第一版设计中我测得的跨导波动在SS工艺角下到了9%明显超标后来发现是电流镜在SS角下镜像精度变差解决办法是把电流镜像管子的沟道长度从0.5µm加到1µm牺牲一点速度换匹配。稳定性方面两级运放我做了补偿电容Cc1.2pF和调零电阻Rz2kΩ的Miller补偿。这里要特别提一下如果你做的是三级运放比如需要极高增益时光靠单级Miller补偿是不够的需要嵌套Miller补偿NMC或者多级前馈补偿。我在某次改版中尝试过把差分输出和增益级分开做成三级结果相位裕度掉到28°后来放弃了——在40nm工艺下二级运放加好补偿足够满足多数应用三级带来的额外极点处理起来非常麻烦这在热词里也常看到“三级运放补偿”的讨论建议不是必须的情况不要轻易挑战。3.3 运放应用层面的几个高频问题单电源、噪声和自激运放设计完成进入应用阶段有几个高频问题需要在设计阶段就想清楚不然流片回来调试会让你怀疑人生。先说单电源供电放大交流信号要注意什么单电源意味着输入共模电平往往被设置到VDD/2此时轨到轨运放的恒定gm电路正好工作在输入对同时导通的中间区域理论上性能最好但如果你用的不是轨到轨运放而是一个常规NMOS输入级输入共模必须高于一个Vgs那在低压单电源下基本没法工作。这也是“单电源运放经典电路图”里大家为什么喜欢用rail-to-rail运放的根本原因。运放输出噪声怎么算对输入对和第一级贡献尤其要上心。等效输入噪声在低频段主要由1/f噪声贡献白噪声段则由输入管子gm和沟道热噪声决定。实用公式是[ \overline{v_{n,in}^2} \frac{8kT}{3\sqrt{\mu C_{ox} (W/L) I_D}} \frac{2K_f}{C_{ox} W L f} ]公式第一项是热噪声项也就是为什么低噪声运放的输入对往往用大尺寸管子第二项是闪烁噪声项大L、大W能显著压低1/f噪声。40nm下如果完全靠加大尺寸压噪声会导致输入对寄生电容增大影响带宽怎么平衡要看具体指标。我这颗运放的输入噪声指标定的是6nV/√Hz以下1kHz处实际上通过把输入对L取到2µm、偏置电流调到10µA每管后仿真出来5.2nV/√Hz满足要求。再说运放容易自激振荡的典型电路。最常见的就是单位增益缓冲器接大电容负载输出级次级极点被负载电容拉到低频相位裕度迅速恶化。解决办法除了设计时预留功率管的输出能力更重要的是补偿要跟着负载走。这个项目里我用的是Cc直接跨接在第二级输入输出之间做Miller补偿同时在输出级和负载之间加上一个几十欧姆的隔离电阻实测下来即使接100pF负载相位裕度还能保住45°以上。4. 版图设计参考从布局规划到后仿收敛4.1 版图布局的优先级匹配、隔离和寄生一颗运放的版图往往决定它实际性能能不能达到前仿水平尤其是轨到轨运放这种输入对和电流镜都极其依赖匹配的电路。我的版图设计顺序如下所有输入对管PMOS对和NMOS对必须共质心交叉布局并加dummy管四个输入管周围还要放保护环隔离衬底噪声。40nm工艺下衬底耦合噪声比老工艺更厉害保护环不能省。电流镜管子尤其是三倍电流镜中1:3镜像的两组管子要用共质心或者至少是紧密对称的布局金属走线长度尽量一致。镜像比例一旦失配恒定gm效果直接劣化后仿的跨导波动可能从前仿的5%涨到10%。输出级功率管和输入级之间要保持安全距离并通过深N阱隔离避免功率管开关时的衬底电流弹到输入级形成正反馈甚至闩锁。电源线采用梳状结构分布GND和VDD都从中央干道引出模拟地单独走线不跟数字地共用减少电源噪声耦合。版图画完之后DRC和LVS是绕不过去的。40nm工艺对金属密度的要求很严格版图中必须有足够的dummy填充否则DRC会报density violation。不过dummy填充要小心不要填在输入对附近因为dummy金属的寄生电容会改变输入节点的高频特性。4.2 寄生提取与后仿真跨导和相裕度怎么变化画完版图用寄生参数提取PEX跑后仿这是每颗运放流片前最紧张的一步。我这里拿到的后仿结果GBW从前仿的58MHz掉到49MHz相位裕度从68°降到54°跨导波动从5.1%变成6.3%。这个差距主要来自三部分输入对管栅极和漏极的寄生电容电流镜开关管上的寄生电容以及顶层走线的栅极电阻。应对措施是将输入对管的栅极走线用高层金属加宽降低栅极电阻和寄生电容引入的极点。电流镜开关管的漏端寄生电容会直接影响切换速度所以这部分走线要尽量短。如果后仿相位裕度不足可以微调Cc值但我更建议在版图阶段就控制寄生流片后反悔的成本太高。4.3 版图检查清单DRC、密度和天线效应简单列一个我在tapeout前必查的清单DRC所有间距、宽度、金属密度全绿。LVS网表完全一致器件参数不变。天线效应检查所有连接栅极的长走线都不允许超过阈值如果超出要加天线二极管。ESD检查所有PAD都有完整的ESD防护结构输入对管的栅极不能裸露接PAD。闩锁检查所有PMOS/NMOS周围要有合理的阱接触和衬底接触间距不能过大。密度检查整个版图金属密度满足工艺线要求dummy填充位置是否影响敏感电路。我见过不少新手在这块翻车DRC明明过了LVS也过了结果因为在输入对旁边填了大片dummy导致后仿相位裕度直接崩掉。所以dummy填充规则要跟工艺厂确认敏感区域最好手动布dummy而不是全部自动填充。5. 常见问题与排查技巧实录5.1 高频问题速查表这个表是我在实际调试和答疑过程中总结出来的覆盖面比较广你遇到类似问题可以直接对照排查现象可能原因排查方法解决方案跨导波动大于8%三倍电流镜像比例失配切换点控制信号太慢单独仿真电流镜镜像精度看切换区域是否出现门限延迟加大镜像管沟道长度增加电平检测管跨导单位增益缓冲器自激相位裕度不足负载电容过大跑闭环AC看开环相频曲线增大Miller补偿加输出隔离电阻输出摆幅达不到轨到轨输出级过驱动电压太大P/N管驱动电流不平衡检查输出级静态电流扫描输出级Vov曲线减小输出管L调整AB类控制电路静态电流共模扫描时输出毛刺电流镜开关切换瞬间产生电流毛刺瞬态仿真观察VIC扫过切换点时的输出波形在切换控制逻辑中加入回滞减小开关管栅极过驱动后仿GBW比前仿低很多关键节点寄生电容过大在版图中定位影响带宽的主要寄生节点改用高层金属走线缩小敏感节点面积温度变化时增益不稳定跨导切换点随温度漂移跑全温度范围gm曲线重新设计偏置电流的温度特性考虑用PTAT电流补偿输出端有小信号振荡约几十MHz次极点引起的阻尼弱看闭环增益曲线是否出现尖峰调整补偿电容和调零电阻优化第二级电流5.2 几个调试中的具体教训第一版仿真时我最得意的三倍电流镜方案在最常见的TT/27°C/1.8V下表现很好跨导波动只有4.7%但一跑到SS/125°C/1.62V波动直接跳到11%。查了很久发现是电平检测管的阈值电压漂移导致切换点跑偏切换时机不对电流镜在应该切换的时候没切换两个输入对在很长一段VIC区间内都同时工作总跨导变成了1.4倍。解决办法是给检测管串联了一对二极管连接管子增加检测阈值电压余量让切换点更稳定。这个坑你应该记一下尤其是做车规级或者工规级产品的同学温度范围宽的话一定跑全温仿真。另一个教训是开关管尺寸的取舍。最初我把三倍电流镜的13镜像管做得非常小想着能省面积结果发现镜像电流的绝对误差太大这个误差直接反映在输入对的尾电流上导致输入失调电压增大。后来把镜像管做成宽度大两倍、长度加到1µm面积虽然多了但失调从5mV降到了2.5mV。所以在模拟IC里匹配性永远优先于面积尤其在40nm这种小尺寸工艺下最小尺寸的晶体管只能用在数字逻辑里模拟关键路径必须舍得给面积。最后一点心得轨到轨运放的恒定gm不能只看静态仿真一定要做瞬态大信号仿真。在输入共模电压快速跳变时三倍电流镜的切换不能出现几十纳秒的毛刺否则在ADC驱动或者采样保持电路里会引起严重建立误差。解决毛刺的方法是在切换控制信号路径上加一个小RC滤波但注意不能引入太大延迟不然切换点又偏移了。这组设计跑完整颗运放的性能和版图都能落地后续如果做全差分输出只要把输出级改成全差分AB类再配一个共模反馈CMFB网络就能直接扩展出去。希望这篇能帮你在做Rail-to-Rail运放时少踩几个坑。本文还有配套的精品资源点击获取