做射频系统供电的人大概都有过这种经历整机电源链路里明明放了一颗LDO频谱仪上却还是能看到来自前级开关电源的开关频率泄漏——不是开关电源没滤干净而是LDO自己没扛住。我去年做一个多通道接收机前端用一颗3.3V LDO直接给VCO供电VCO相噪底一直比预期高接近10dB查了整整三天最后定位到LDO在高频段的电源抑制比PSRR衰减太快。那之后我开始系统梳理高性能LDO线性稳压器的架构设计也就是这篇要讲的内容高增益、高带宽、高PSRR三个指标如何在一颗线性稳压器里同时落地。文章不会写得像论文一样端着更多是我从仿真、流片到实测踩下来的一套实操路径。如果你也在做电源域设计、模拟前端供电或者正在纠结手头LDO低频性能不错、高频却漏噪声这篇应该能给你一个比较完整的框架。1. 高增益、高带宽、高PSRR为什么恰好凑成一个难题三角1.1 三个指标分别卡住了LDO的哪根命脉很多人看LDO选型表只关注压差电压和静态电流最多再看一眼PSRR在100kHz的值。但如果你把LDO当成一个负反馈系统来拆真正决定性能上限的其实是环路增益、环路带宽和电源抑制比这三个量。它们对应的分别是一件事的三个侧面输出电压的精确度、对负载变化的响应速度、以及对外部电源噪声的抵抗能力。高增益对应的是直流精度。LDO的直流误差和环路增益直接相关可以用非常朴素的负反馈公式理解闭环输出误差约等于参考电压漂移、失调和有限增益误差之和除以环路增益。增益从60dB提到80dB直流调整率就改善一个数量级。这个指标最容易被满足但前提是你不能为了增益牺牲带宽和稳定性。高带宽对应的是瞬态响应。负载从1mA跳变到100mA时输出电压的跌落深度主要取决于环路在跳变后多久能把功率管栅极拉回正确电位。带宽越宽恢复时间越短跌落越小。粗略估算跌落幅度近似于负载电流变化量除以功率管跨导再乘以一个与环路延迟相关的系数环路延迟就是带宽的倒数。很多工程师用加大输出电容来压跌落这当然有效但代价是成本和面积——真正干净的方案是把GBW单位增益带宽做上去。高PSRR则是对电源噪声的综合抵抗能力。这个指标不是单点的是一条频率曲线。低频段PSRR基本由环路增益决定高频段则受寄生路径和环路带宽的联合支配。射频系统中如果LDO输入是DCDC输出那么开关频率纹波通常几百kHz到几MHz正好落在普通LDO的PSRR衰减区选型稍微马虎一点纹波就直接穿到后端。1.2 指标之间的撕扯关系这三个指标之所以难兼顾原因在于它们共享同一个环路而环路中的器件资源是有限的。把增益做高通常要增大第一级输出阻抗代价是第一极点往低频走带宽被吃掉把带宽做高就要增大偏置电流或降低节点阻抗代价是功耗上升增益可能下跌高PSRR要求环路在任何频段都能有效抑制电源扰动在GBW附近还可能会出现PSRR谷值如果相位裕度不够这个谷值会很深甚至出现增益尖峰。表格式地总结一下这个三角关系设计目标常见手段连带代价高增益增大共源共栅级数、Gain-boosting极点变多、补偿更复杂、带宽受限高带宽增大尾电流、降低第一级输出阻抗静态功耗上升、增益下降高PSRR提高环路增益、加前馈消除路径稳定性风险、版图复杂度上升工程上最常见的失败模式是为了把PSRR提到70dB以上拼命堆增益结果环路带宽只有一两百kHzDCDC开关纹波刚好落在GBW之后PSRR曲线在600kHz附近掉到20dB以下。指标书上低频PSRR很漂亮实测射频系统里还是一团糟。这就是典型的不看整条PSRR曲线只看单点值踩的坑。1.3 从应用需求反推设计指标设计一颗LDO第一步永远不是画原理图而是把负载需求翻译成环路指标。以我给射频前端供电的实际用例来说输入3.3V输出1.8V最大负载电流100mA最小负载电流1mA输出电容1μF陶瓷电容DCDC前级开关频率大约1.2MHz。这个应用场景下我给自己定的目标是这样一组直流环路增益≥85dB对应输出调整率在几百μV量级。单位增益带宽≥3MHz。这个数字很关键要让1.2MHz处的环路增益依然足够才能有效压制开关纹波。相位裕度≥60°覆盖所有负载电流和温度工艺角。PSRR10kHz处≥65dB1MHz处≥30dB。注意1MHz处必须看那才是DCDC开关频率所在的区域。这几个数字相互牵连。85dB增益意味着第一级至少要有60dB功率管再贡献20~25dB3MHz带宽意味着主极点至少要在几十kHz以上输出极点则必须推到3MHz以外PSRR要求高带宽和低寄生耦合同时成立。后面所有架构选择都围绕这组目标展开。2. 架构核心折叠共源共栅误差放大器、PMOS功率管与自偏置参考2.1 PMOS功率管在这个场景下的必然性功率管选PMOS还是NMOS是做LDO架构时绕不开的第一个选择题。NMOS功率管构成源跟随器结构输出阻抗天然低输出极点容易做高在高带宽设计里有明显优势但它有一个致命问题栅压要比输出电压高一个VGS这就意味着输入电压必须比输出高至少一个阈值电压以上压差做不到200mV以内。如果想用低压差必须给栅极驱动加电荷泵这会引入额外的开关噪声和高PSRR的目标直接冲突。所以在这个项目里我选的是PMOS共源接法。PMOS功率管的源极接VIN漏极接VOUT压差只需要满足功率管进入线性区所需的余量通常100mV到200mV就能工作。代价是输出极点的位置严重依赖负载电阻和功率管跨导——轻载时输出极点非常低稳定性压力全在补偿网络上。这个代价躲不掉但可以通过补偿策略来化解后面单独说。PMOS功率管的尺寸也要细致推敲。满载100mA、压差150mV在典型工艺角下需要的导通电阻约1.5Ω。按PMOS单位面积导通电阻估算功率管宽长比要做到几千甚至上万会占不小的版图面积。功率管选大了寄生电容变大栅极极点压低补偿难度上升选小了压差电压不达标。经验上建议把功率管的W/L按照满载电流下Vov约100~150mV来定然后留20%裕量。版图上用finger画法源漏共用栅电阻尽量均匀分布否则瞬态大电流时栅极电压会出现局部延迟。2.2 第一级放大器为什么选折叠共源共栅误差放大器的拓扑直接决定了增益、噪声和PSRR的下限。套筒共源共栅放大器在所有拓扑里增益最高、噪声最低但输出摆幅小输入共模范围也窄。LDO的输入共模是输出电压经分压后反馈回来的电压通常在0.5V到1.5V之间这个范围套筒结构也能覆盖但它输出端只有一个节点想要驱动后面的功率管大摆幅就有点捉襟见肘。折叠共源共栅放大器是多了一组折叠管把输入对管的电流折到共源共栅负载上输出摆幅比套筒大了不少增益依然可以做得很高。以PMOS输入对管为例第一级增益约等于输入跨导乘以输出阻抗输出阻抗由共源共栅管和偏置管的输出阻抗并联决定典型值在几十MΩ到几百MΩ对应增益可以到50~60dB。如果后面再加上Gain-boosting单级增益冲到80dB也不奇怪。对LDO来说第一级贡献主要增益功率管只需要贡献十几到二十几dB整体环路增益轻松超过85dB。还有一点容易被忽略折叠共源共栅结构把输入对管和输出节点天然隔离开电源噪声从VIN到第一级输出的耦合路径比较小。这对PSRR是有利的。如果用简单五管运放做第一级VIN的噪声会通过输入对管的沟道调制直接注入输出低频PSRR想做到70dB以上非常困难。2.3 增益增强带来的90dB以上增益如果目标增益在85dB以内普通折叠共源共栅就够了。但考虑到工艺角下输出阻抗会掉MOS管的r_o随温度变化明显我会在第一级共源共栅管上叠一层Gain-boosting辅助放大器。它的原理不复杂辅助放大器把共源共栅管的源端电位钳在和偏置电压一样的位置这样从主放大器输入到输出的等效输出阻抗被提升了约等于辅助放大器增益的倍数。总增益可以比不加时高出30~40dB。Gain-boosting在LDO里有一个必须小心的点辅助放大器自身是一个小环路它会引入一对在环内的极点位置通常比较高但如果辅助放大器的带宽不够这对极点会出现在主环路GBW附近相位裕度直接被打穿。我的做法是把辅助放大器单独做宽带宽设计用很小的偏置电流换取高GBW保证辅助环路GBW至少是主环路GBW的10倍以上。这里没有捷径仿真时必须扫全PVT看辅助环路的相位裕度是不是在所有corner下都足够。2.4 偏置电路的PSR要求偏置电路常常是PSRR设计的盲区。很多人把电流基准电路随便做一个自偏置结构二极管连接管做负载结果VIN上的噪声通过偏置电流直接调制误差放大器尾电流源再通过尾电流源进入主信号通路。低频PSRR会被它拉低好几个dB。我做的电流基准用了共源共栅电流镜加自偏置启动电路整体结构类似带隙基准的偏置部分目的只有一个让偏置电流对VIN的变化不敏感。对PSRR的实测验证来说偏置电路的贡献很难单独分离但你可以做一次对比仿真把偏置电流改成理想电流源再换成实际偏置电路看PSRR曲线的差别。这个差就是偏置电路拖的后腿。另外启动电路也不能随便接。传统启动电路如果在LDO正常工作后还残留一个从VIN到地的低阻支路高频噪声会顺着这个支路耦合到基准节点影响整个环路。启动完成后要把启动管彻底关断这一点在版图时尤其要落实节点浮空时要留够防止漏电的空间。3. 把带宽顶上去的补偿策略与仿真调参路径3.1 传统Miller补偿在高带宽需求下的窘境LDO天然是一个两级结构第一级误差放大器第二级功率管。补第一级输出端的极点最顺手的就是Miller补偿——一个电容跨接在第一级输出和LDO输出之间通过功率管的增益把等效电容放大主极点被推到很低。主极点低了增益带宽积就受限想提高GBW就得加大第一级偏置电流功耗上不划算。更重要的是第二极点的位置。LDO输出端的等效输出电阻是R_L和功率管r_o的并联在轻载时R_L很大输出极点小得可怜。假设负载1mA输出电容1μF功率管跨导按50mS算输出极点大约在8kHz左右。如果GBW做到3MHz这个第二极点就在带宽以内相位裕度会非常难看。传统做法是增加一个调零电阻和Miller电容串联把ESR零点放到合适位置来抵消第二极点的相位影响但这个过程在负载从1mA变到100mA时是动态漂移的零点一旦离第二极点太远相位裕度就不够。所以结论是想同时拿高增益和高带宽不能在传统Miller补偿这一棵树上吊死。要么引入动态零点追踪要么用有源反馈补偿来实时调整主极点位置。3.2 有源反馈补偿的思路有源反馈补偿AFC的核心思想是从LDO输出端取一个与输出电压相关的电流信号反馈回第一级输出节点等效在节点上并联一个与频率有关的阻抗。频率越高这个反馈支路的等效导纳越大主极点被推向更高频GBW自然就上去了。具体实现时我用了一个小尺寸PMOS管作为反馈管源极接VOUT漏极接第一级输出节点栅极接在电阻分压网络的一个中间节点上。输出端的动态变化通过这个管子转换成电流灌入第一级输出节点形成一个对地的动态低阻路径。这个管子的跨导不能太大否则低频增益也会被吃掉需要在低频时基本不导通高频时提供足够的退耦效果。管子尺寸和偏置点要结合AC仿真反复调通常让它工作在弱反型区边缘。AFC引入了一个新的内环这个内环本身也要稳定。我的经验是辅助反馈管的极点必须远高于主环路GBW或者通过补偿电容把它推到GBW之外否则会出现高频段震荡。在仿真里最容易看到的现象是相位裕度在某个频率点突然跳变那就是AFC支路在作怪。遇到这种情况先调反馈管的偏置电阻把工作点往下压再看主环路相位曲线是否恢复平滑。3.3 自适应偏置如何随负载调节带宽LDO负载范围很宽功耗和带宽的需求随负载变化而变。自适应偏置的思路是负载电流大的时候功率管跨导大输出极点高环路可以承受更高的带宽负载电流小的时候功率管跨导小输出极点低需要把带宽收一收来保证稳定。要做到这一点最简单的方式是把功率管的电流按比例镜像出来反馈到误差放大器的尾电流源。负载电流大尾电流跟着大第一级跨导提高GBW自动往上走。这个比例镜像我试过好几种最后用的是共源共栅电流镜加电平移位结构避免功率管源极端点电压变化的影响。镜像比例取1:500到1:1000之间太小则尾电流增量不明显太大则功耗浪费。实现时还有一个隐藏问题轻载时镜像电流可能小到接近漏电水平尾电流源进入亚阈值区第一级增益和噪声特性都会变化。所以我在尾电流源里并联了一个固定的小电流保证最低偏置这个电流通常在5μA到10μA之间成为静态电流的主要贡献者。自适应偏置本身也是PSRR的朋友——它让轻重载下的环路带宽始终保持在负载极点之上PSRR曲线不会出现某个负载点突然恶化的凹坑。3.4 开环AC仿真中的调参路径调补偿最忌乱试。我的仿真流程是按固定顺序来的步骤操作关注参数1断开环路在反馈分压电阻前插入AC激励源用stb方法或iprobe方式测环路增益增益、GBW、相位裕度2扫描1mA到100mA负载每个负载点看主极点和输出极点的位置极点是否分离3调整补偿电容Cc和零点电阻Rz使GBW达到目标同时PM≥60°GBW、PM4引入AFC支路重复步骤2和3观察主极点变化第一极点频率是否上移5加上偏置电路后重新扫描确认偏置没有拖累相位各corner下PM6全corner扫描TT/FF/SS-40/25/85℃记录最差PM最差相位裕度有一个典型现象值得记录在TT corner下GBW和PM都很好一到SS且85℃时功率管跨导下降输出极点往前移PM可能掉到45°。我的解决方法是把AFC反馈管的尺寸加大使其在高温SS下仍然能提供足够的动态导纳同时把零点电阻Rz往小调一点让零点位置更靠近轻载时的输出极点。这一步调整对TT corner的影响很小对SS corner的拯救却非常明显。最后全corner扫描PM最低值能控制在58°以上。4. 高PSRR的落地细节前馈纹波消除与寄生路径治理4.1 PSRR在不同频段的机理PSRR的完整表达式可以写成输出端的电源扰动除以输入端的电源扰动用负dB表示。它不是一条平直的线常规LDO的PSRR曲线大致分三段低频段几十Hz到GBW的一半PSRR主要由环路增益决定。环路增益越高抑制能力越强这一段PSRR的斜率和环路增益的斜率一致通常是-20dB/dec。中频段GBW附近环路增益已经降到1附近反馈的抑制作用开始失效PSRR往往会出现一个明显的谷值。如果相位裕度小这个谷值还会加深甚至表现为正值增益也就是电源噪声被放大了。高频段超过GBW环路完全不参与调节PSRR主要取决于输出电容对电源扰动的分压以及功率管寄生电容的泄漏路径。输出电容越大这一段PSRR越好但功率管Cgd越大泄漏越明显。理解了这三段优化策略就清晰了低频段靠高增益把GBW往外推可以顺带改善中频段高频段则要靠前馈消除和版图手段不能指望环路再做贡献。4.2 前馈纹波消除的实现与计算前馈纹波消除Ripple Feed-forward的基本思想是让VIN上的纹波直接耦合到功率管栅极产生一个与功率管源极扰动反相的电流在输出端与原有泄漏噪声相互抵消。这个技术听上去有点反直觉——不是把噪声隔离掉而是主动引入一条噪声路径来抵消另一条路径。具体实现时我在功率管栅极和VIN之间接了一个小电容Cff典型值1~3pF。VIN上的纹波通过Cff耦合到VG在功率管栅极产生一个与VIN同向的扰动。PMOS功率管栅源电压Vgs等于Vg-Vin当Vin增大时Vg也增大如果两者变化量相等那Vgs不变输出电流自然不变——这恰恰是我们想要的。理想情况下完全补偿的条件是栅极扰动等于源极扰动即耦合系数为1。实际电路中Cff和栅极寄生电容Cgg形成分压VG上的扰动等于VIN×Cff/(CffCgg)永远小于1所以只能做到部分抵消。为了弥补这个不足我加了一级源极跟随器做前馈缓冲。源极跟随器的栅极接VIN源极通过一个小电阻接到功率管栅极这样VIN的纹波可以接近单位增益地传递到功率管栅极。源极跟随器本身跨导很高输出阻抗低可以驱动功率管栅极的寄生电容。代价是增加了静态功耗和一个额外的信号路径路径上的极点必须远高于GBW。综合下来用前馈缓冲加Cff的组合在1MHz附近的PSRR能改善10~18dB。要注意的是前馈路径在低频时不希望起作用否则它会干扰正常的环路动作。所以在设计时要给前馈路径加高通特性用串联电容耦合低频时电容阻抗高前馈增益自然为零。这个高通转折频率一般设置在GBW后面一点这样低频环路控制不受影响高频则完全由前馈接管。4.3 Cgd寄生耦合的治理功率管的Cgd是高频PSRR的隐形杀手。VIN上的高频噪声可以通过Cgd直接耦合到输出端完全不经过环路也不经过前馈路径。这个耦合路径的大小随功率管尺寸增大而增大偏偏高电流LDO的功率管又必须做大Cgd往往有几百fF到几pF。治理方向有两个一是减小从VIN到VOUT的耦合让VIN信号不能直接穿过Cgd二是在输出端用大电容把噪声压住。前者很难从器件层面根治只能在版图上想办法——将功率管漏极到源极的寄生交叠电容尽量减小例如使用环栅版图结构。后者则比较现实在输出端并一个大容量陶瓷电容高频时C_L的阻抗比泄漏源阻抗低得多噪声优先被旁路到地。实测表明输出电容从1μF加到4.7μF在10MHz处的PSRR可以改善10dB以上。不过加输出电容要付出稳定性代价。设计时我在输出级额外做了一个小阻值串联的零点补偿网络让C_L变大后输出极点的位置不至于太靠前。最终在仿真里验证过输出电容4.7μF时轻载PM还能维持在55°以上。4.4 外部负载电容对PSRR的影响很多人只把负载电容当稳定性的解药忽略了它对PSRR的双面影响。陶瓷电容的高频ESR只有几毫欧对高频PSRR是巨大的帮助但ESR不是一个纯阻性元件它有寄生电感在几十MHz以后阻抗会抬头PSRR曲线出现峰值。这个峰值我是通过电容并联来压制的——用一颗1μF小封装的大容量MLCC并联一颗0.1μF的高频去耦电容两个电容的寄生频率不同形成互补。还有一点是电容的直流偏压特性。X5R电容在接近额定电压时实际容值可能掉到标称的50%以下如果你的LDO输出是3.3V用了6.3V耐压的X5R那实际容值大幅缩水输出极点位置也跟着变。选型时必须看容值与直流偏置曲线按最差容值做稳定性复核。这一点在LDO选型和应用笔记里反复出现但在设计阶段容易被忽略等到量产测试才暴露。5. 从仿真到量测实际调试中绕不开的问题5.1 PSRR仿真testbench怎么搭PSRR仿真测试bench看似简单其实有几个容易出错的细节。首先在VIN端口需要叠加一个AC小信号源幅度通常设为1V的AC然后在VOUT看输出AC响应画出的Vout_ac曲线就是PSRR的倒数。常见错误是忘了在VIN上同时保留直流工作点导致LDO没有正常偏置或者AC源放在LDO输入引脚之外的串联电阻后面使得实际注入到LDO输入端的AC信号被电阻分压PSRR测量值比实际更好。我建议仿真时至少做三组扫描扫描维度范围目的负载电流1mA、10mA、50mA、100mA覆盖轻载到满载输出电容1μF、4.7μF、无片外电容看不同使用场景温度/工艺角TT、FF、SS-40至85℃确认最差情况PSRR最好和最差往往不是同一个corner有些设计在FF corner高频PSRR特别差因为FF下功率管Cgd更大。所以一定要把最差PSRR的corner找出来而不是只报TT下的漂亮曲线。5.2 实测PSRR的装置与常见偏差实测PSRR的典型装置是用一个信号发生器加功率放大器通过注入变压器和隔直电容把1MHz以下的正弦波纹波叠加到LDO的VIN端再用高精度示波器或者频谱分析仪测VOUT端的纹波幅度。这里最大的迷惑点在于注入点的阻抗匹配。如果注入变压器到LDO输入之间走线过长寄生电感会和输入电容形成串联谐振在谐振频率附近测出的PSRR会被污染。我习惯在注入点和LDO输入之间加一个宽带缓冲器然后用50Ω同轴线把信号源连进来确保注入信号频谱平坦。测量VOUT端纹波时探头的接地线要尽量短否则探头自身的环路电感也会淹没高频PSRR的真实表现。还有一点注入信号的幅度不能太大——LDO在这个频段还是线性系统注入超过200mVpp的纹波会让功率管栅极进入非线性区PSRR测量值偏低但注入太小又会受示波器底噪限制。我常用100mVpp同时配合频谱仪的窄带测量模式把底噪压到-100dBm以下。5.3 版图布局与电源隔离版图是PSRR设计里最后一道关口也是最容易被轻视的。功率管流过的大电流会产生磁场这个磁场会在相邻的敏感回路中感应出噪声电压。反馈分压电阻的顶端接在VOUT采样点如果这个采样点走在功率管输出的大电流路径附近负载突变时采样点上的地弹会在反馈网络上叠加噪声瞬态响应和PSRR双双变差。我的布局原则是功率管和输出走线形成一个大电流回路这个回路尽量占一个独立的版图区域反馈采样走线用Kelvin连接从输出电容焊盘远端点引出不共享大电流路径。误差放大器的输入对管周围放保护环接地回路单点连接避免功率管的源极电流流过保护环产生地噪声。另外反馈分压电阻底下不跑任何功率走线分压电阻所在的顶层金属上方加屏蔽层接地这个改动对1MHz以上PSRR的改善非常明显。5.4 一组代表性实测结果与教训回到我最初做的那颗LDO最终在TT/25℃下直流增益约88dBGBW接近5MHzPM在重载时62°、轻载时58°。PSRR实测在10kHz时为72dB100kHz为58dB1MHz为36dB比起市面上一颗常规高PSRR LDO产品平均高出了8~12dB。更关键的是整条PSRR曲线在GBW附近没有出现明显的谷值这得益于前馈纹波消除把GBW附近的PSRR谷底填平了不少。但也有一次教训很深刻。在SS/85℃下我第一次投片版本的PM掉到45°原因是AFC支路的偏置电流在高温下漂移动态导纳下降补偿作用变弱。后来我在AFC反馈管的偏置电路里并联了一颗随温度变化的补偿电流让它在高温时多提供一点偏置问题才解决。仿真时SS和高温两个corner的极限组合非常容易暴露这类问题凡是带偏置敏感节点的设计都必须在投片前把SS高温、FF低温这几个极端组合跑满。另外还有一个实际测试中常踩的坑初版测试板VIN走线过细1.2MHz的纹波注入时走线寄生电感与输入电容谐振PSRR测出来比仿真值差15dB一度以为是设计问题。后来把输入走线加宽、加粗输入电容旁边再加一颗100nF高频电容实测值立刻恢复正常。测试板的电源走线设计对LDO的PSRR验证结果影响非常直接千万不要忽视。这篇架构梳理到这里核心路径已经完整了选PMOS功率管保证低压差用折叠共源共栅加Gain-boosting把增益做高用AFC加自适应偏置把带宽推上去再用前馈纹波消除和版图隔离来补PSRR的最后一公里。每个环节单独拿出来都不是什么黑科技难的是让它们在同一个环路里协同工作。我最后的体会是LDO设计本质上是在做平衡——增益、带宽、功耗、稳定性之间没有免费的午餐关键是把每个指标的杠杆向正确的方向压一点点然后认真做全corner的仿真验证。对正在做电源设计的朋友这篇如果能在你调试PSRR谷值或补偿网络时帮你节约一两天排查时间那就算值了。