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简介OrCAD Pspice 9.2完全版是一款应用于模拟电路与混合信号仿真的专业工具集电路图输入、核心仿真、波形查看等于一体适合电子工程师、电路设计人员以及高校相关专业师生用于电路原理图设计、仿真验证与PCB设计的前端分析相比简化版该完整版功能更为全面能应对较复杂的仿真任务。压缩包内含609个文件包括dll动态库、exe可执行程序、olb元件库、dsn原理图设计文件、sim仿真文件、pdf文档等既覆盖软件运行必需的组件也附带多种电路设计示例和仿真输出结果其中olb对应元件库、dsn对应工程设计、sim对应仿真数据、pdf为参考文档类型划分清楚便于按需取用。整体压缩包大小约为50.27MB获取和部署都很便捷已有1175人学习使用。借助示例工程读者可以逐步了解从原理图绘制、偏置点分析、瞬态响应到交流扫描的完整仿真流程预览中涉及的test-SCHEMATIC1系列文件也展示了实际测试案例的瞬态、偏置和交流分析结果便于对照学习。该版本功能完整、运行稳定对于初学者无需从零搭建环境直接利用示例即可快速上手在课程设计、毕业设计以及中小型项目的电路验证场景中具有实用价值。 最近有朋友翻出一台旧电脑装的是 OrCAD PSpice 9.2问我还有没有必要学、能不能正常画图仿真。我说你先别急着换新版这个版本在高校教学和不少老工程里至今还在服役教材里的大量截图就是 9.x 时代流传下来的。PSpice 仿真详细教程在网上搜出来多数也是基于这个版本录制的。真正的问题不在于版本老而在于很多人不知道 9.2 的正确打开方式比如位号怎么自动填充、网表怎么导出、封装为什么老报 Missing。这篇文章就把这些高频问题一次聊透从原理图绘制到仿真运行再到网表输出全程按 9.2 的实际操作来适合刚接触 PSpice 的初学者也适合从老版本迁移项目时卡壳的工程师。1. 为什么 OrCAD PSpice 9.2 至今还有讨论度1.1 版本定位的独特性OrCAD PSpice 9.2 属于 Cadence 收购 OrCAD 之后的一个经典发行版发布时间在 2000 年前后。它最大的历史意义在于把原理图输入工具 Capture 和仿真引擎 PSpice 集成到了同一套环境里让“画图—仿真—改参数—再仿真”的流程第一次变得那么顺畅。跟更早的 DOS 版本相比9.2 已经有了 Windows 图形界面、Probe 波形查看器、元件库管理工具基本奠定了后来所有版本的交互框架。你打开 17.2 会发现很多菜单路径跟 9.2 几乎一脉相承。有人会问既然旧版本功能有限为什么还有人在用我观察下来主要是三类场景。第一类是高校教学很多《模拟电子技术基础》教材的仿真示例明确写着“PSpice 9.2”实验课为了跟教材对齐干脆就统一用这个版本。第二类是存量工程维护一些老产品的原理图就是 9.2 画的后续小改版不需要重画维护成本最低。第三类是电脑配置有限的情况9.2 对系统资源要求极低在虚拟机甚至老旧笔记本上都能流畅运行。1.2 旧版本不可忽视的局限性必须承认9.2 在新系统上运行是有脾气的。比如在 Win10 或 Win11 下安装经常遇到 Capture 界面文字乱码、元件库路径失效、仿真波形窗口卡死这些问题。大部分根因不是软件坏了而是它期望的运行环境停留在 XP 时代尤其是系统字体和库路径记录方式跟现代系统不兼容。我的建议是如果只是学习模拟电路分析9.2 完全够用而且它的 Tutorial 文档写得很清楚适合系统入门。但如果要画多层板、跑高速仿真、做元器件在线管理那还是老老实实换新版。9.2 里没有差分对设置、没有约束管理器、连覆铜工具都简陋它的舒适区是中小规模模拟电路仿真和普通单双面板原理图设计。2. Capture 原理图阶段位号、网络标签与 Title Block 三个高频操作2.1 位号自动填充与重新编排的正确姿势很多第一次用 Capture 的人画完原理图发现元件位号还是 R?、C? 这种带问号的状态然后在工具栏里胡乱点一通位号要么没变要么全军覆没。其实位号自动填充在 9.2 里是通过菜单 Tools - Annotate 完成的快捷键是 A。弹出对话框后最关键的是选择动作范围。Annotate 对话框里有一组选项我建议第一次操作时选 Reset part references to ?先让所有位号归零再执行一遍 Incremental reference update这样元件会按页面顺序从左到右、从上到下重新编号。如果你只选了 Current schematic那么只有当前页会被编号要全工程一起编必须选 Entire design。这个区别很隐蔽也是“位号没有全部填充”的最常见原因。还有一个容易被忽略的点电源符号和地符号默认不参与位号编号它们的元件类型是 PowerCapture 不会给它们分配 R/C 开头的位号。有些初学者发现电源符号位号是空的以为出了问题其实这是正常行为。重新编排位号通常是 PCB 阶段从 Allegro 回注Back Annotation之后才做的事情也就是把 PCB 上调整过的位号同步回原理图操作入口是 Tools - Back Annotate选对文件格式即可不要手动去原理图里一个一个改那样很容易出错。2.2 网络标签与连线方式最容易“看起来没问题”的地方原理图里同一页的不同位置或者不同页面之间要表示电气连接关系就必须使用网络标签Net Alias。9.2 中的入口是 Place - Net Alias或者直接按键盘 N。放标签的时候有一个细节是很多人踩过坑的标签必须放置在导线的端点上或者放在引脚延伸出来的短线末端放歪一点它都不会被识别为同一网络。放置成功之后你会发现导线和标签之间自动生成了一个小的方块端点这是正常的连接标记如果看不到这个方块说明标签并没有真正接上网络。网络标签的命名规则也有限制。标签名称不能包含空格不能用数字开头也不能用纯数字。比如 12V 这种写法在 Capture 里是非法命名应该写成 V12 或者 VCC12。同页和跨页的同名网络会自动连通不需要额外的跨页连接符。不同页面之间靠同名标签建立连接关系但如果某页面根本没有放置该标签网表导出时自然不会包含该网络DRC 也不会自动帮你发现这种“断头路”只能靠 ERC 检查里打开 Unconnected net 选项。2.3 Title Block 自建与放置的坑很多人在 9.2 里自建 Title Block 遇到两个典型问题一是放置时找不到自己做的模板二是放置之后标题栏里不显示图纸名称和页码。先说第一个问题。自建 Title Block 的正确流程是用 Capture 自带的绘图工具画出边框和文本然后把它保存成一个 .olb 库文件再把这个库文件加到工程的 Library 路径中。放置时从 Place - Title Block 里选对应的元件而不是用普通的 Place Part。第二个问题更有意思。9.2 的 Title Block 默认支持自动替换机制模板里的标题、页码、日期这些字段可以通过占位字符串来自动填充。比如你画模板时放置文本 $TITLE那么放置到原理图后它会自动变成该页面属性里填写的 Title 内容$PAGE 会变成当前页码$SHEET 会变成总页数。很多人自己画的模板这些字段没生效就是因为用了普通文本而不是带有特殊占位符的文本。还有一个跟 Title Block 相关的怪问题明明放了标题栏打开打印预览却发现它不见了。这通常是页面尺寸不匹配导致的比如模板是按 A4 画的而原理图图纸属性设置成了 LetterTitle Block 被放置到了图纸范围之外。解决办法是把图纸尺寸改成模板对应的尺寸或者在模板生成时就统一用 ANSI A 或 A4 作为标准不要混用。3. PSpice 仿真参数设置的逻辑从 Bias Point 到 AC Sweep3.1 仿真前必须确认的三件事PSpice 仿真跑不出来的原因一半出在原理图上。第一件事确认所有元件都来自 PSpice 可仿真库。Capture 自带库文件很多但并不是所有库都包含仿真模型。比如普通的逻辑门库里的元件未必能直接参与 PSpice 仿真。模拟电路仿真常用的库是 analog_p电阻、电容、电感等无源器件和 eval 库各类半导体器件另外 source 库里放着各种电源和激励源。第二件事确认电源和地符号用的是 PSpice 专用符号。在 9.2 的 Place Power 里可以选到 VCC、VEE、AGND 等不同符号仿真库里的电源符号通常带有模拟仿真属性。如果你从原理图库随便拖了一个 VCC 符号可能只是画图用没有关联到仿真节点结果仿真运行后节点电压全是 0。第三件事设置仿真类型。进入 PSpice - New Simulation Profile给仿真配置起个名字然后点 Edit 进入 Analysis Setup。9.2 里面分析类型分成 Bias Point、DC Sweep、AC Sweep、Time Domain 等其中 Bias Point 是静态工作点分析用来算直流偏置Time Domain 是瞬态分析用来观察波形随时间变化AC Sweep 是交流小信号分析用来测幅频和相频特性。每次仿真只能选择一种高级分析但 Bias Point 总是会被自动先执行。3.2 瞬态分析的参数本质Time Domain 分析需要设置 Print Step 和 Final Time。很多新手不知道这两个参数该怎么填其实它们对应 SPICE 里的 .TRAN 语句。Final Time 是仿真结束时间Print Step 是输出波形时的时间间隔。它们两者之间的比值决定了波形的数据点密度数据点太少波形就是折线太多会拖慢仿真速度。实际操作中一般先估算电路里最低工作频率的周期然后让 Final Time 覆盖至少 5 到 10 个完整周期。比如要观察一个 1kHz 方波的响应Final Time 建议设置成 5ms 到 10msPrint Step 设置在 1us 到 10us 之间这样能保证每个周期内有足够的采样点波形平滑且不失真。如果你的激励源本身有上升沿或脉冲宽度要求还要在激励源的属性里设置 V1、V2、TD、TR、TF、PW、PER 等参数这些参数跟 .TRAN 语句共同作用才会得到正确的瞬态结果。如果仿真结束后波形窗口没有自动弹出或者弹出来是空白的不要急着重装软件。在 9.2 里正确做法是打开 Probe 窗口之后点击 Trace - Add Trace从左侧可显示的网络列表里选择想看的节点信号把它加到波形区。这个操作跟旧版本的习惯不太一样很多从 16.x 往回学的用户会在这里卡住。3.3 不收敛问题的排查顺序仿真不收敛是 PSpice 最让人头疼的问题9.2 的报错信息往往就一句“ERROR -- Convergence problem in transient analysis”没有更多提示。我的经验是按顺序排查以下四个方面绝大部分问题都能解决。第一检查电源斜坡时间。瞬态仿真初始时电源都是从 0 开始跳变的如果电源的 TD 时间设置不合理比如从 0 瞬间跳到 5V 又不带斜坡数值计算就容易产生尖峰导致不收敛。给直流电源的 TD 设置成 1us 或者设置一个很小的 TR通常能缓解。第二查看电路里有没有纯电容回路或纯电感割集。SPICE 求解器对这类拓扑非常敏感实际电路里几乎不存在零电阻电容环路仿真模型里却可能出现需要人为串联一个小电阻来破环。第三检查半导体器件的模型参数是否在合理范围内特别要留意反向饱和电流和结电容的数量级。第四手动调整迭代次数和误差容限在 Analysis Setup 里找到 Options 按钮把 ITL1 和 ITL4 调大ITL1 改成 500ITL4 改成 50再不行把 RELTOL 从默认的 0.001 放宽到 0.005精度略有损失但收敛概率大幅提高。4. 封装 Missing、文本重叠与 DRC 警告三条高频问题的排查链路4.1 DRC 提示封装 Missing 的完整链路OrCAD 原理图 DRC 提示封装 Missing这个报错在 9.2 里出现频率极高因为它涉及两个层面元件本身的 PCB Footprint 属性以及系统库路径里有没有对应的封装库。很多人一看到 DRC 报错就慌了其实先要判断这个元件将来会不会进入 PCB。如果这个原理图只是用来做 PSpice 仿真验证封装缺失完全不影响仿真甚至可以忽略报错。但如果是准备制板就必须彻底排查。第一步双击报错的元件看属性列表里 PCB Footprint 字段是否为空。为空就补上正确的封装名比如 AXIAL-0.4、DIP-8 之类的标准命名。第二步如果封装名已经填写但 DRC 还报错那问题出在封装库路径上。在 9.2 里检查 Options - Preferences找到库路径设置一栏确认原理图库和封装库都被正确添加到工程搜索路径里。第三步如果路径也没问题就要验证封装库里是不是真的存在这个封装。双击元件调出属性窗口后在 PCB Footprint 字段旁边有个浏览按钮点进去可以直接搜索封装库搜不到就说明封装名和库内容对不上需要改名或换库。我遇到过一种隐蔽情况元件是从别的工程复制过来的PCB Footprint 字段写的是通用名称但源工程的封装库没有一起复制本地库里根本没有这个封装。这时候需要去源工程把封装复制过来或者改成当前库中已有的等价封装这样的“幽灵封装”最容易让人误判排查时务必多留一个心眼。4.2 文本说明重叠根源不在文本本身热搜词里有一条很有意思“orcad 在进行 text 说明时内容出现重叠是怎么回事”。这个问题我见的实在太多了。先给结论文本重叠通常不是文本内容的问题而是字体大小、网格对齐和换行方式三方面共同作用的结果。9.2 里放置文本默认用的是当前系统字体如果你在最初的原理图设计里把网格设置成 100 mil但字体高度设成了 120 mil那放置的文本在视觉上就会比单元格大一圈两行文本之间自然容易叠在一起。解决办法是选中重叠的文本右键进入 Edit Properties把字体高度调小到与网格尺寸匹配。另一个常见原因是文本中用了大量空格来对齐Capture 对多行文本的换行处理是把连续空格当成一个整体一旦你从 Word 里复制了带全角空格的文本渲染时宽度计算就会错乱。更隐蔽的一种情况是文本本身没有重叠但你在放置说明时不小心放在了一个已有的 Title Block 或者图形边框下方看起来像重叠。这种问题只能手动拖动文本位置没有别的捷径。我的实践建议是说明类文本尽量集中放在图纸右下角或者空白区域放置前先按 CtrlG 切换网格吸附模式确保文本以整数倍网格距离对齐这样无论缩放多少倍都不会出现视觉错位。4.3 DRC 警告的类别与取舍Run DRC 之后弹出的结果窗口很多人只看有没有红色报错图标这是不对的。9.2 的 DRC 检查规则是可以配置的在 ORCAD 菜单里点击 Tools - Design Rules Check进入检查规则对话框可以看到 DRC 既检查单页内的电气规则也检查整个工程的连接关系。报错级别分成 Error 和 WarningError 是必须处理的Warning 可以酌情忽略。比较典型的一类 Warning 是 Unconnected pin也就是某个器件的引脚悬空。在数字电路里部分输入引脚悬空是故意为之比如不用的与非门输入端接高电平或者悬空处理但在模拟电路里悬空引脚往往意味着遗漏连线。所以判断标准应该是这个引脚在电路逻辑上是否必须有连接。如果在仿真时发现波形完全不对而 DRC 又只报了这类 Warning那大概率就是引脚没有接上电源或地。我的建议是不管 Error 还是 Warning都逐条双击跳转到原理图对应位置确认一遍这个过程能帮你发现很多布局阶段遗留的隐患比事后在 PCB 里查网络快得多。5. 网表导出、PDF 输出与 Allegro 关联原理图走向 PCB 的完整衔接5.1 导出网表的流程与细节9.2 导出网表的入口在 Tools - Create Netlist这个操作对要进 PCB 的工程来说是必经之路。Netlist 的格式选择非常关键如果你用的是 Cadence 自家的 Allegro 做 PCB就选 Allegro 格式如果第三方工具支持的是 PADS 或 Protel 格式再选对应选项。选错格式会导致网表内容完全无法识别相比直接在 Allegro 里导入时各种奇怪报错在导出时就选对能省下大量排查时间。导出之前还有一个隐藏步骤容易被忽略必须确保所有元件都有唯一的位号并且位号里不能有问号否则自动导出会直接报错。另外9.2 的网表导出选项中有一个 Create Near Off-Page Connector如果你的工程有多页图纸并且需要跨页连接这个选项必须勾上不然跨页网络会在网表里缺失。导出完成后找到对应目录下生成的 .net 文件用文本编辑器打开肉眼检查一遍如果电源网络和地网络都在文件里说明导出成功。5.2 OrCAD 与 Allegro 的关联方式关于 allegro 和 orcad 怎么关联的问题要分两种场景。第一种是经典的网表流程OrCAD Capture 做原理图导出网表后在 Allegro 里执行 File - Import - Logic选择之前生成的网表文件然后设置好封装路径和库路径Allegro 就能把元件和连接关系全部导入。这个过程要求原理图里的封装名和 Allegro 封装库中的 dra/psm 文件命名完全一致大小写也要一致否则导入时会出现无法匹配封装的报错。第二种是 Capture 直接打开 Allegro 工程进行关联检查这在 9.2 时代已经支持但不完善。9.2 的做法是在 Capture 中同时打开原理图工程和 Allegro 工程然后启动 Design Sync 功能它可以对比原理图与 PCB 之间的位号和网络差异把 PCB 上的改动回传到原理图或者反向同步。实际使用中Design Sync 对网络名和元件属性的规范程度要求很高只要有一个元件没有正确映射同步就会失败。所以对新手来说我还是推荐先跑通最基础的传统网表流程等熟悉了属性匹配机制再去尝试实时同步。5.3 原理图导出 PDF 与打印输出的经验9.2 原理图导出 PDF 的最简单方式不是文件菜单里找 Export而是通过打印功能实现。选择 File - Print把打印机选成系统安装的 PDF 虚拟打印机比如 Adobe PDF 或者 Microsoft Print to PDF。这里有一个要害设置打印范围一定要在 Print 对话框里选好只打印当前页还是打印所有页面。很多人导出后 PDF 打开发现只有一页就是因为默认只打印了当前页面。打印比例方面9.2 的默认设置是 Fit to page也就是把原理图缩放到适合整页打印。但原理图内容较多时缩放过小会导致网络名和位号看不清我的建议是选择 Scaled to page 并设置 100% 或者 125% 比例输出让关键标注保持可读。如果你的 PDF 虚拟打印机没有安装也可以用批量打印插件但那个配置更麻烦不如直接用虚拟打印机来得实在。导出 PDF 后最好用 PDF 阅读器放大验证一下位号字体是否清晰这个检查只需要一分钟却能避免打印图纸时才发现标注模糊的问题。6. 我从 9.2 迁移与维护中总结的三点经验用 9.2 这些年最深刻的一个体会是版本老不代表流程可以乱。恰恰因为旧版本缺少很多自动纠错机制反过来逼着使用者养成规范操作的习惯。比如位号我每次画完新页的第一件事就是 Annotate绝不拖到最后每张图纸的 Title Block 一定在新建页面时就放好避免后续打印时缺页信息。这些习惯放到任何新版软件里依然是高效项目的基础。第二点关于仿真不要一上来就追求复杂的 AC Sweep 或者参数扫描。9.2 的学习路径应该是先跑 Bias Point 确认静态工作点再看 Time Domain 波形确认动态特性最后才做频率特性分析。每一步的报错信息其实都在帮你定位问题我曾经因为一个电容极性画反而折腾了半天最后就是靠 Bias Point 里节点电压异常的线索才发现的。第三点是环境配置的前置工作。9.2 在安装完成后第一件事不是打开画图而是去检查 Capture 的库路径是否指向了实际安装目录。很多人遇到“无法放置 Title Block”或者“元件库为空”这类问题查来查去最后都是路径没配好。把库路径配好、把系统字体调大、把网格默认值设置成整数这三件事做完9.2 在 Win10 下也能稳定工作很久。如果你是从 9.2 往高版本迁移记得先在新版本里打开一次旧工程并另存为新格式直接复制 dsn 文件过去很容易出现兼容性警告这是我去年的实际教训。本文还有配套的精品资源点击获取 OrCAD PSpice 9.2 原理图绘制与仿真高频问题全解析
简介OrCAD Pspice 9.2完全版是一款应用于模拟电路与混合信号仿真的专业工具集电路图输入、核心仿真、波形查看等于一体适合电子工程师、电路设计人员以及高校相关专业师生用于电路原理图设计、仿真验证与PCB设计的前端分析相比简化版该完整版功能更为全面能应对较复杂的仿真任务。压缩包内含609个文件包括dll动态库、exe可执行程序、olb元件库、dsn原理图设计文件、sim仿真文件、pdf文档等既覆盖软件运行必需的组件也附带多种电路设计示例和仿真输出结果其中olb对应元件库、dsn对应工程设计、sim对应仿真数据、pdf为参考文档类型划分清楚便于按需取用。整体压缩包大小约为50.27MB获取和部署都很便捷已有1175人学习使用。借助示例工程读者可以逐步了解从原理图绘制、偏置点分析、瞬态响应到交流扫描的完整仿真流程预览中涉及的test-SCHEMATIC1系列文件也展示了实际测试案例的瞬态、偏置和交流分析结果便于对照学习。该版本功能完整、运行稳定对于初学者无需从零搭建环境直接利用示例即可快速上手在课程设计、毕业设计以及中小型项目的电路验证场景中具有实用价值。 最近有朋友翻出一台旧电脑装的是 OrCAD PSpice 9.2问我还有没有必要学、能不能正常画图仿真。我说你先别急着换新版这个版本在高校教学和不少老工程里至今还在服役教材里的大量截图就是 9.x 时代流传下来的。PSpice 仿真详细教程在网上搜出来多数也是基于这个版本录制的。真正的问题不在于版本老而在于很多人不知道 9.2 的正确打开方式比如位号怎么自动填充、网表怎么导出、封装为什么老报 Missing。这篇文章就把这些高频问题一次聊透从原理图绘制到仿真运行再到网表输出全程按 9.2 的实际操作来适合刚接触 PSpice 的初学者也适合从老版本迁移项目时卡壳的工程师。1. 为什么 OrCAD PSpice 9.2 至今还有讨论度1.1 版本定位的独特性OrCAD PSpice 9.2 属于 Cadence 收购 OrCAD 之后的一个经典发行版发布时间在 2000 年前后。它最大的历史意义在于把原理图输入工具 Capture 和仿真引擎 PSpice 集成到了同一套环境里让“画图—仿真—改参数—再仿真”的流程第一次变得那么顺畅。跟更早的 DOS 版本相比9.2 已经有了 Windows 图形界面、Probe 波形查看器、元件库管理工具基本奠定了后来所有版本的交互框架。你打开 17.2 会发现很多菜单路径跟 9.2 几乎一脉相承。有人会问既然旧版本功能有限为什么还有人在用我观察下来主要是三类场景。第一类是高校教学很多《模拟电子技术基础》教材的仿真示例明确写着“PSpice 9.2”实验课为了跟教材对齐干脆就统一用这个版本。第二类是存量工程维护一些老产品的原理图就是 9.2 画的后续小改版不需要重画维护成本最低。第三类是电脑配置有限的情况9.2 对系统资源要求极低在虚拟机甚至老旧笔记本上都能流畅运行。1.2 旧版本不可忽视的局限性必须承认9.2 在新系统上运行是有脾气的。比如在 Win10 或 Win11 下安装经常遇到 Capture 界面文字乱码、元件库路径失效、仿真波形窗口卡死这些问题。大部分根因不是软件坏了而是它期望的运行环境停留在 XP 时代尤其是系统字体和库路径记录方式跟现代系统不兼容。我的建议是如果只是学习模拟电路分析9.2 完全够用而且它的 Tutorial 文档写得很清楚适合系统入门。但如果要画多层板、跑高速仿真、做元器件在线管理那还是老老实实换新版。9.2 里没有差分对设置、没有约束管理器、连覆铜工具都简陋它的舒适区是中小规模模拟电路仿真和普通单双面板原理图设计。2. Capture 原理图阶段位号、网络标签与 Title Block 三个高频操作2.1 位号自动填充与重新编排的正确姿势很多第一次用 Capture 的人画完原理图发现元件位号还是 R?、C? 这种带问号的状态然后在工具栏里胡乱点一通位号要么没变要么全军覆没。其实位号自动填充在 9.2 里是通过菜单 Tools - Annotate 完成的快捷键是 A。弹出对话框后最关键的是选择动作范围。Annotate 对话框里有一组选项我建议第一次操作时选 Reset part references to ?先让所有位号归零再执行一遍 Incremental reference update这样元件会按页面顺序从左到右、从上到下重新编号。如果你只选了 Current schematic那么只有当前页会被编号要全工程一起编必须选 Entire design。这个区别很隐蔽也是“位号没有全部填充”的最常见原因。还有一个容易被忽略的点电源符号和地符号默认不参与位号编号它们的元件类型是 PowerCapture 不会给它们分配 R/C 开头的位号。有些初学者发现电源符号位号是空的以为出了问题其实这是正常行为。重新编排位号通常是 PCB 阶段从 Allegro 回注Back Annotation之后才做的事情也就是把 PCB 上调整过的位号同步回原理图操作入口是 Tools - Back Annotate选对文件格式即可不要手动去原理图里一个一个改那样很容易出错。2.2 网络标签与连线方式最容易“看起来没问题”的地方原理图里同一页的不同位置或者不同页面之间要表示电气连接关系就必须使用网络标签Net Alias。9.2 中的入口是 Place - Net Alias或者直接按键盘 N。放标签的时候有一个细节是很多人踩过坑的标签必须放置在导线的端点上或者放在引脚延伸出来的短线末端放歪一点它都不会被识别为同一网络。放置成功之后你会发现导线和标签之间自动生成了一个小的方块端点这是正常的连接标记如果看不到这个方块说明标签并没有真正接上网络。网络标签的命名规则也有限制。标签名称不能包含空格不能用数字开头也不能用纯数字。比如 12V 这种写法在 Capture 里是非法命名应该写成 V12 或者 VCC12。同页和跨页的同名网络会自动连通不需要额外的跨页连接符。不同页面之间靠同名标签建立连接关系但如果某页面根本没有放置该标签网表导出时自然不会包含该网络DRC 也不会自动帮你发现这种“断头路”只能靠 ERC 检查里打开 Unconnected net 选项。2.3 Title Block 自建与放置的坑很多人在 9.2 里自建 Title Block 遇到两个典型问题一是放置时找不到自己做的模板二是放置之后标题栏里不显示图纸名称和页码。先说第一个问题。自建 Title Block 的正确流程是用 Capture 自带的绘图工具画出边框和文本然后把它保存成一个 .olb 库文件再把这个库文件加到工程的 Library 路径中。放置时从 Place - Title Block 里选对应的元件而不是用普通的 Place Part。第二个问题更有意思。9.2 的 Title Block 默认支持自动替换机制模板里的标题、页码、日期这些字段可以通过占位字符串来自动填充。比如你画模板时放置文本 $TITLE那么放置到原理图后它会自动变成该页面属性里填写的 Title 内容$PAGE 会变成当前页码$SHEET 会变成总页数。很多人自己画的模板这些字段没生效就是因为用了普通文本而不是带有特殊占位符的文本。还有一个跟 Title Block 相关的怪问题明明放了标题栏打开打印预览却发现它不见了。这通常是页面尺寸不匹配导致的比如模板是按 A4 画的而原理图图纸属性设置成了 LetterTitle Block 被放置到了图纸范围之外。解决办法是把图纸尺寸改成模板对应的尺寸或者在模板生成时就统一用 ANSI A 或 A4 作为标准不要混用。3. PSpice 仿真参数设置的逻辑从 Bias Point 到 AC Sweep3.1 仿真前必须确认的三件事PSpice 仿真跑不出来的原因一半出在原理图上。第一件事确认所有元件都来自 PSpice 可仿真库。Capture 自带库文件很多但并不是所有库都包含仿真模型。比如普通的逻辑门库里的元件未必能直接参与 PSpice 仿真。模拟电路仿真常用的库是 analog_p电阻、电容、电感等无源器件和 eval 库各类半导体器件另外 source 库里放着各种电源和激励源。第二件事确认电源和地符号用的是 PSpice 专用符号。在 9.2 的 Place Power 里可以选到 VCC、VEE、AGND 等不同符号仿真库里的电源符号通常带有模拟仿真属性。如果你从原理图库随便拖了一个 VCC 符号可能只是画图用没有关联到仿真节点结果仿真运行后节点电压全是 0。第三件事设置仿真类型。进入 PSpice - New Simulation Profile给仿真配置起个名字然后点 Edit 进入 Analysis Setup。9.2 里面分析类型分成 Bias Point、DC Sweep、AC Sweep、Time Domain 等其中 Bias Point 是静态工作点分析用来算直流偏置Time Domain 是瞬态分析用来观察波形随时间变化AC Sweep 是交流小信号分析用来测幅频和相频特性。每次仿真只能选择一种高级分析但 Bias Point 总是会被自动先执行。3.2 瞬态分析的参数本质Time Domain 分析需要设置 Print Step 和 Final Time。很多新手不知道这两个参数该怎么填其实它们对应 SPICE 里的 .TRAN 语句。Final Time 是仿真结束时间Print Step 是输出波形时的时间间隔。它们两者之间的比值决定了波形的数据点密度数据点太少波形就是折线太多会拖慢仿真速度。实际操作中一般先估算电路里最低工作频率的周期然后让 Final Time 覆盖至少 5 到 10 个完整周期。比如要观察一个 1kHz 方波的响应Final Time 建议设置成 5ms 到 10msPrint Step 设置在 1us 到 10us 之间这样能保证每个周期内有足够的采样点波形平滑且不失真。如果你的激励源本身有上升沿或脉冲宽度要求还要在激励源的属性里设置 V1、V2、TD、TR、TF、PW、PER 等参数这些参数跟 .TRAN 语句共同作用才会得到正确的瞬态结果。如果仿真结束后波形窗口没有自动弹出或者弹出来是空白的不要急着重装软件。在 9.2 里正确做法是打开 Probe 窗口之后点击 Trace - Add Trace从左侧可显示的网络列表里选择想看的节点信号把它加到波形区。这个操作跟旧版本的习惯不太一样很多从 16.x 往回学的用户会在这里卡住。3.3 不收敛问题的排查顺序仿真不收敛是 PSpice 最让人头疼的问题9.2 的报错信息往往就一句“ERROR -- Convergence problem in transient analysis”没有更多提示。我的经验是按顺序排查以下四个方面绝大部分问题都能解决。第一检查电源斜坡时间。瞬态仿真初始时电源都是从 0 开始跳变的如果电源的 TD 时间设置不合理比如从 0 瞬间跳到 5V 又不带斜坡数值计算就容易产生尖峰导致不收敛。给直流电源的 TD 设置成 1us 或者设置一个很小的 TR通常能缓解。第二查看电路里有没有纯电容回路或纯电感割集。SPICE 求解器对这类拓扑非常敏感实际电路里几乎不存在零电阻电容环路仿真模型里却可能出现需要人为串联一个小电阻来破环。第三检查半导体器件的模型参数是否在合理范围内特别要留意反向饱和电流和结电容的数量级。第四手动调整迭代次数和误差容限在 Analysis Setup 里找到 Options 按钮把 ITL1 和 ITL4 调大ITL1 改成 500ITL4 改成 50再不行把 RELTOL 从默认的 0.001 放宽到 0.005精度略有损失但收敛概率大幅提高。4. 封装 Missing、文本重叠与 DRC 警告三条高频问题的排查链路4.1 DRC 提示封装 Missing 的完整链路OrCAD 原理图 DRC 提示封装 Missing这个报错在 9.2 里出现频率极高因为它涉及两个层面元件本身的 PCB Footprint 属性以及系统库路径里有没有对应的封装库。很多人一看到 DRC 报错就慌了其实先要判断这个元件将来会不会进入 PCB。如果这个原理图只是用来做 PSpice 仿真验证封装缺失完全不影响仿真甚至可以忽略报错。但如果是准备制板就必须彻底排查。第一步双击报错的元件看属性列表里 PCB Footprint 字段是否为空。为空就补上正确的封装名比如 AXIAL-0.4、DIP-8 之类的标准命名。第二步如果封装名已经填写但 DRC 还报错那问题出在封装库路径上。在 9.2 里检查 Options - Preferences找到库路径设置一栏确认原理图库和封装库都被正确添加到工程搜索路径里。第三步如果路径也没问题就要验证封装库里是不是真的存在这个封装。双击元件调出属性窗口后在 PCB Footprint 字段旁边有个浏览按钮点进去可以直接搜索封装库搜不到就说明封装名和库内容对不上需要改名或换库。我遇到过一种隐蔽情况元件是从别的工程复制过来的PCB Footprint 字段写的是通用名称但源工程的封装库没有一起复制本地库里根本没有这个封装。这时候需要去源工程把封装复制过来或者改成当前库中已有的等价封装这样的“幽灵封装”最容易让人误判排查时务必多留一个心眼。4.2 文本说明重叠根源不在文本本身热搜词里有一条很有意思“orcad 在进行 text 说明时内容出现重叠是怎么回事”。这个问题我见的实在太多了。先给结论文本重叠通常不是文本内容的问题而是字体大小、网格对齐和换行方式三方面共同作用的结果。9.2 里放置文本默认用的是当前系统字体如果你在最初的原理图设计里把网格设置成 100 mil但字体高度设成了 120 mil那放置的文本在视觉上就会比单元格大一圈两行文本之间自然容易叠在一起。解决办法是选中重叠的文本右键进入 Edit Properties把字体高度调小到与网格尺寸匹配。另一个常见原因是文本中用了大量空格来对齐Capture 对多行文本的换行处理是把连续空格当成一个整体一旦你从 Word 里复制了带全角空格的文本渲染时宽度计算就会错乱。更隐蔽的一种情况是文本本身没有重叠但你在放置说明时不小心放在了一个已有的 Title Block 或者图形边框下方看起来像重叠。这种问题只能手动拖动文本位置没有别的捷径。我的实践建议是说明类文本尽量集中放在图纸右下角或者空白区域放置前先按 CtrlG 切换网格吸附模式确保文本以整数倍网格距离对齐这样无论缩放多少倍都不会出现视觉错位。4.3 DRC 警告的类别与取舍Run DRC 之后弹出的结果窗口很多人只看有没有红色报错图标这是不对的。9.2 的 DRC 检查规则是可以配置的在 ORCAD 菜单里点击 Tools - Design Rules Check进入检查规则对话框可以看到 DRC 既检查单页内的电气规则也检查整个工程的连接关系。报错级别分成 Error 和 WarningError 是必须处理的Warning 可以酌情忽略。比较典型的一类 Warning 是 Unconnected pin也就是某个器件的引脚悬空。在数字电路里部分输入引脚悬空是故意为之比如不用的与非门输入端接高电平或者悬空处理但在模拟电路里悬空引脚往往意味着遗漏连线。所以判断标准应该是这个引脚在电路逻辑上是否必须有连接。如果在仿真时发现波形完全不对而 DRC 又只报了这类 Warning那大概率就是引脚没有接上电源或地。我的建议是不管 Error 还是 Warning都逐条双击跳转到原理图对应位置确认一遍这个过程能帮你发现很多布局阶段遗留的隐患比事后在 PCB 里查网络快得多。5. 网表导出、PDF 输出与 Allegro 关联原理图走向 PCB 的完整衔接5.1 导出网表的流程与细节9.2 导出网表的入口在 Tools - Create Netlist这个操作对要进 PCB 的工程来说是必经之路。Netlist 的格式选择非常关键如果你用的是 Cadence 自家的 Allegro 做 PCB就选 Allegro 格式如果第三方工具支持的是 PADS 或 Protel 格式再选对应选项。选错格式会导致网表内容完全无法识别相比直接在 Allegro 里导入时各种奇怪报错在导出时就选对能省下大量排查时间。导出之前还有一个隐藏步骤容易被忽略必须确保所有元件都有唯一的位号并且位号里不能有问号否则自动导出会直接报错。另外9.2 的网表导出选项中有一个 Create Near Off-Page Connector如果你的工程有多页图纸并且需要跨页连接这个选项必须勾上不然跨页网络会在网表里缺失。导出完成后找到对应目录下生成的 .net 文件用文本编辑器打开肉眼检查一遍如果电源网络和地网络都在文件里说明导出成功。5.2 OrCAD 与 Allegro 的关联方式关于 allegro 和 orcad 怎么关联的问题要分两种场景。第一种是经典的网表流程OrCAD Capture 做原理图导出网表后在 Allegro 里执行 File - Import - Logic选择之前生成的网表文件然后设置好封装路径和库路径Allegro 就能把元件和连接关系全部导入。这个过程要求原理图里的封装名和 Allegro 封装库中的 dra/psm 文件命名完全一致大小写也要一致否则导入时会出现无法匹配封装的报错。第二种是 Capture 直接打开 Allegro 工程进行关联检查这在 9.2 时代已经支持但不完善。9.2 的做法是在 Capture 中同时打开原理图工程和 Allegro 工程然后启动 Design Sync 功能它可以对比原理图与 PCB 之间的位号和网络差异把 PCB 上的改动回传到原理图或者反向同步。实际使用中Design Sync 对网络名和元件属性的规范程度要求很高只要有一个元件没有正确映射同步就会失败。所以对新手来说我还是推荐先跑通最基础的传统网表流程等熟悉了属性匹配机制再去尝试实时同步。5.3 原理图导出 PDF 与打印输出的经验9.2 原理图导出 PDF 的最简单方式不是文件菜单里找 Export而是通过打印功能实现。选择 File - Print把打印机选成系统安装的 PDF 虚拟打印机比如 Adobe PDF 或者 Microsoft Print to PDF。这里有一个要害设置打印范围一定要在 Print 对话框里选好只打印当前页还是打印所有页面。很多人导出后 PDF 打开发现只有一页就是因为默认只打印了当前页面。打印比例方面9.2 的默认设置是 Fit to page也就是把原理图缩放到适合整页打印。但原理图内容较多时缩放过小会导致网络名和位号看不清我的建议是选择 Scaled to page 并设置 100% 或者 125% 比例输出让关键标注保持可读。如果你的 PDF 虚拟打印机没有安装也可以用批量打印插件但那个配置更麻烦不如直接用虚拟打印机来得实在。导出 PDF 后最好用 PDF 阅读器放大验证一下位号字体是否清晰这个检查只需要一分钟却能避免打印图纸时才发现标注模糊的问题。6. 我从 9.2 迁移与维护中总结的三点经验用 9.2 这些年最深刻的一个体会是版本老不代表流程可以乱。恰恰因为旧版本缺少很多自动纠错机制反过来逼着使用者养成规范操作的习惯。比如位号我每次画完新页的第一件事就是 Annotate绝不拖到最后每张图纸的 Title Block 一定在新建页面时就放好避免后续打印时缺页信息。这些习惯放到任何新版软件里依然是高效项目的基础。第二点关于仿真不要一上来就追求复杂的 AC Sweep 或者参数扫描。9.2 的学习路径应该是先跑 Bias Point 确认静态工作点再看 Time Domain 波形确认动态特性最后才做频率特性分析。每一步的报错信息其实都在帮你定位问题我曾经因为一个电容极性画反而折腾了半天最后就是靠 Bias Point 里节点电压异常的线索才发现的。第三点是环境配置的前置工作。9.2 在安装完成后第一件事不是打开画图而是去检查 Capture 的库路径是否指向了实际安装目录。很多人遇到“无法放置 Title Block”或者“元件库为空”这类问题查来查去最后都是路径没配好。把库路径配好、把系统字体调大、把网格默认值设置成整数这三件事做完9.2 在 Win10 下也能稳定工作很久。如果你是从 9.2 往高版本迁移记得先在新版本里打开一次旧工程并另存为新格式直接复制 dsn 文件过去很容易出现兼容性警告这是我去年的实际教训。本文还有配套的精品资源点击获取