1. 项目概述为什么Verilog是FPGA开发的基石如果你刚接触FPGA开发可能会被一堆概念搞晕硬件描述语言、综合、仿真、RTL……但无论如何你绕不开的一门语言就是Verilog。它不像C语言那样直接指挥CPU执行指令而是用来“描述”你想要一块芯片在这里就是FPGA内部电路长什么样、怎么工作的。你可以把它理解为给硬件工程师的“电路设计图纸”只不过这张图纸是用文本代码来画的。我刚开始学的时候也犯过用软件思维写硬件的错误结果综合出来的电路面积巨大、时序一塌糊涂。后来才明白Verilog语法看似和C语言有点像但背后的“并行思维”和“硬件时序观”才是核心。掌握语法只是第一步更重要的是理解每行代码会对应生成什么样的实际电路。这篇文章我就结合自己踩过的坑把Verilog最核心、最基础的语法掰开揉碎了讲目标是让你看完后不仅能看懂代码更能预判你写的代码会变成啥样的电路从而写出高效、可靠的FPGA设计。2. Verilog设计思想与核心模型从软件思维到硬件思维2.1 并行执行与软件顺序执行的本质区别这是新手最容易栽跟头的地方。在C语言里代码是顺序执行的执行完第一行再执行第二行。但在Verilog描述的硬件世界里只要电路通了电所有部分都在同时工作。举个例子你写一个C程序控制两个LEDLED1 1; // 第一步打开LED1 delay(1000); // 第二步等待1秒 LED2 1; // 第三步打开LED2LED2一定会在LED1亮起1秒后才亮。而在Verilog里你描述的是一个电路。在一个时钟上升沿触发的always块里always (posedge clk) begin led1 1‘b1; led2 1’b1; end只要时钟clk的上升沿一到led1和led2这两个寄存器会同时被赋值为1。这里没有“先来后到”它们是在同一个时钟沿下并行更新的。这就是“并行执行”的精髓你描述的是空间上并存的电路结构而非时间上的执行序列。2.2 层次化建模模块化你的数字系统Verilog采用自顶向下Top-Down或自底向上Bottom-Up的模块化设计方法。整个系统被看作一个顶层模块Top Module它由多个子模块Sub Module实例化连接而成子模块又可以包含更底层的模块。这就像搭积木。一个典型的模块Module声明如下module my_module ( // 端口声明 input wire clk, input wire rst_n, input wire [7:0] data_in, output reg [7:0] data_out, output wire valid ); // 内部信号/变量声明 reg [7:0] internal_reg; wire and_result; // 逻辑功能描述数据流、行为、结构 // ... endmodulemodule和endmodule定义了一个模块的边界。端口列表声明了模块与外界交互的接口必须指明方向input,output,inout和类型通常为wire或reg但在现代写法中input默认为wireoutput则需根据驱动方式决定。模块内部可以声明仅自己使用的信号wire,reg等。模块的功能通过其内部的语句来描述。2.3 可综合与不可综合代码区分“设计”与“验证”这是另一个关键概念。你的最终目标是把代码变成FPGA里的真实电路这个过程叫“综合”Synthesis。综合工具如Vivado、Quartus只认得一部分Verilog语法这部分能转换成确定硬件电路的代码就是可综合代码。还有一部分语法比如$display,$monitor,#delay等是用来做仿真Simulation测试的它们方便你调试和验证逻辑但无法对应任何实际的逻辑门或触发器这就是不可综合代码。你写的测试平台Testbench几乎全是不可综合代码而你要烧录进FPGA的设计部分Design必须保证100%可综合。注意一个常见的误区是试图用initial语句来初始化设计中的寄存器。initial在仿真中很好用但绝大多数综合工具不支持对硬件寄存器的初始值进行综合除少数FPGA支持上电初始值设定但这并非通过initial综合实现。可靠的硬件初始化应通过复位Reset信号来完成。3. Verilog语法核心要素详解3.1 数据类型wire与reg的深刻理解很多人一开始会困惑什么时候用wire什么时候用reg简单的死记硬背是assign语句左边用wirealways块里赋值用reg。但这只是表象。wire线网类型代表电路中的物理连接线。它的值由驱动它的东西决定。你可以把它想象成一根导线它自己不能保存状态只能传递信号。assign语句就是给一根wire连续赋值的驱动源。wire a, b, c; assign c a b; // 导线c的值始终等于a和b的与操作结果reg寄存器类型这个名字极具误导性它不一定对应硬件寄存器触发器。它代表一个“存储数据的容器”但这个容器在综合时可能被实现为触发器Flip-Flop也可能被实现为一根导线Wire关键看这个reg型变量在什么情况下被赋值。如果在always (posedge clk)这样的时钟边沿敏感的always块中被赋值它会被综合成触发器寄存器。如果在always (*)这样的电平敏感的组合逻辑always块中被赋值它会被综合成组合逻辑最终可能只是一堆门电路后的导线相当于一个“临时变量”。reg q; // 这个reg可能被综合成寄存器或组合逻辑 // 情况1综合成寄存器触发器 always (posedge clk) begin q d; end // 情况2综合成组合逻辑导线 always (*) begin q a b; end所以更本质的理解是在Verilog代码中reg表示一个过程赋值在always或initial块中赋值的变量而wire表示一个连续赋值assign或模块输出的变量。硬件实现方式则由其赋值所在的上下文决定。3.2 数值表示与运算符硬件描述的基础数值表示格式为位宽进制数值。位宽表示这个数有多少位二进制十进制表示。进制b或B二进制o或O八进制d或D十进制可省略h或H十六进制。数值对应进制的数字。例子8‘b1100_00118位二进制数下划线_仅为提高可读性综合时忽略。32’hFFFF_123432位十六进制数。4‘d10或4’b10104位十进制数10。1‘b1, 1’b0单位逻辑1和0。运算符大部分与C语言类似但有一些硬件特色。算术运算符,-,*,/,%。注意乘除和取模会消耗大量逻辑资源在FPGA中应谨慎使用尤其是涉及非2的幂次方时。关系运算符,,,,,!。返回结果是1位1为真0为假。逻辑运算符逻辑与||逻辑或!逻辑非。操作数和结果均为1位布尔值。位运算符~按位取反按位与|按位或^按位异或^~或~^按位同或。这些是硬件描述中最常用的直接对应门电路。缩减运算符对一个向量的所有位进行位操作产生1位结果。如a表示a[0] a[1] ... a[n]。移位运算符逻辑左移逻辑右移算术左移算术右移。算术右移时最高位符号位会补充进来。拼接运算符{ }用于将多个信号拼接成一个更宽的向量。{a, b, c}将a, b, c按顺序拼接。{4{a}}是复制运算符等价于{a, a, a, a}。条件运算符? :等同于一个二选一的多路选择器MUX。3.3 赋值语句阻塞与非阻塞的生命线这是Verilog中最重要、也最容易出错的概念之一。它直接决定了你综合出的电路是组合逻辑还是时序逻辑以及其行为是否符合预期。阻塞赋值Blocking Assignment行为类似软件语言顺序执行立即赋值。在同一个always块中后面的语句使用前面语句已更新的值。主要用途描述组合逻辑在always (*)块中使用。always (*) begin a b c; // 语句1a立即被赋值为bc的结果 d a | e; // 语句2使用的是语句1更新后的a值 end这综合出的就是一个先与后或的两级组合逻辑电路。非阻塞赋值Non-blocking Assignment硬件行为所有赋值同时发生在always块结束时才统一更新左值。在同一个always块中语句的书写顺序不影响结果所有右边的表达式都使用块开始时的值进行计算。主要用途描述时序逻辑在always (posedge clk)块中使用用于寄存器更新。always (posedge clk) begin a b c; // 计算bc但a的值在时钟沿过后才更新 d a | e; // 注意这里使用的a是时钟沿到来之前的旧值不是上一行将要赋予的新值 end这综合出两个触发器寄存器a和d。第一个触发器的输入是bc第二个触发器的输入是a_old | e。这完美描述了寄存器间级联的时序关系。黄金法则为了代码清晰且避免综合与仿真不一致的诡异问题请遵守——在描述组合逻辑的always块中使用阻塞赋值在描述时序逻辑的always块中使用非阻塞赋值。切勿混用。3.4 过程块always与initial逻辑描述的舞台always块是描述逻辑行为最主要的构件。它由一个敏感列表sensitivity list触发。电平敏感列表用于组合逻辑always (*)或always (a, b, sel)。(*)是自动敏感列表推荐使用能避免遗漏信号导致仿真与综合 mismatch。边沿敏感列表用于时序逻辑always (posedge clk)或always (negedge clk or posedge rst)。通常只包含时钟和复位信号。一个模块中可以有多个always块它们之间是并行执行的。initial块仅用于仿真测试不可综合。在仿真开始时执行一次常用于初始化测试变量、生成激励信号。initial begin clk 0; rst_n 0; #100 rst_n 1; // 延迟100个时间单位后释放复位 // 生成更多测试激励... end3.5 条件语句与循环语句构建复杂逻辑流if-else语句综合出来通常是多路选择器MUX或优先级编码器。注意如果条件不完备可能会生成锁存器Latch这在大多数同步设计中是需要避免的。always (*) begin if (sel 2‘b00) out a; else if (sel 2’b01) out b; else if (sel 2‘b10) out c; else out d; // 必须要有else否则当sel2’b11时out会保持原值生成锁存器 endcase语句多路分支选择比一连串if-else更清晰。综合工具可能将其优化为并行MUX或查找表LUT。case精确匹配。casez将条件中的z或?视为不关心位don‘t care。casex将条件中的x或z视为不关心位更宽泛慎用。always (*) begin case (state) 2‘b00: next_state IDLE; 2’b01: next_state WORK; 2‘b10: next_state DONE; default: next_state IDLE; // 同样必须有default避免锁存器 endcase end循环语句for,while,repeat,forever在可综合设计中for循环最常用但必须注意综合工具会将for循环展开Unroll。这意味着循环几次就会生成几份相同的硬件电路。它用于简化重复性代码的书写并不像软件循环那样“节省资源”。// 这描述了一个8位输入信号的奇偶校验位生成器计算1的个数是否为奇数 reg parity; integer i; always (*) begin parity 0; for (i0; i8; ii1) begin parity parity ^ data[i]; // 循环展开综合出8个级联的异或门 end endwhile,repeat,forever通常用于仿真测试其循环次数在综合时无法确定因此基本不可综合。4. 可综合设计的关键结构与实例4.1 组合逻辑设计assign与always (*)组合逻辑的输出只取决于当前的输入没有记忆功能。方法一使用assign连续赋值语句适合描述简单的逻辑表达式或数据通路。module comb_assign ( input a, b, sel, output out1, out2 ); assign out1 a b; // 与门 assign out2 (sel) ? (a b) : (a - b); // 二选一多路器选择加法或减法结果 endmodule方法二使用always (*)过程块适合描述复杂的、多分支的组合逻辑。module comb_always ( input [1:0] sel, input [3:0] a, b, c, d, output reg [3:0] out // 在always块中赋值必须声明为reg ); always (*) begin // 敏感列表使用(*)自动包含所有输入信号 case (sel) 2‘b00: out a; 2’b01: out b; 2‘b10: out c; 2’b11: out d; default: out 4‘b0; // 良好的编码习惯避免锁存器 endcase end endmodule4.2 时序逻辑设计always (posedge clk)与寄存器时序逻辑包含记忆元件触发器输出不仅取决于当前输入还取决于过去的状态。时钟是同步时序逻辑的节拍器。基本的D触发器寄存器module d_flip_flop ( input clk, input d, output reg q ); always (posedge clk) begin q d; // 每个时钟上升沿将输入d捕获到输出q end endmodule带同步复位的寄存器同步复位意味着复位信号只在时钟有效边沿起作用更利于时序分析。module dff_sync_reset ( input clk, input rst_n, // 低电平有效复位 input d, output reg q ); always (posedge clk) begin if (!rst_n) // 如果复位有效 q 1‘b0; // 复位为0 else q d; // 否则正常采样输入 end endmodule带异步复位的寄存器异步复位一旦有效立即生效不依赖于时钟。但要注意释放时可能带来的亚稳态问题通常需要做同步处理。module dff_async_reset ( input clk, input rst_n, // 低电平有效异步复位 input d, output reg q ); always (posedge clk or negedge rst_n) begin // 复位信号也在敏感列表中 if (!rst_n) // 异步复位优先级最高 q 1‘b0; else q d; end endmodule4.3 有限状态机FSM设计三段式写法状态机是数字逻辑控制的灵魂。推荐使用经典的三段式写法清晰地将状态转移逻辑、状态寄存器和输出逻辑分开。module simple_fsm ( input clk, input rst_n, input start, input done, output reg working, output reg finish ); // 第一部分状态定义参数化或宏定义 parameter IDLE 2‘b00; parameter RUN 2’b01; parameter DONE 2‘b10; // 第二部分状态寄存器时序逻辑 reg [1:0] current_state, next_state; always (posedge clk or negedge rst_n) begin if (!rst_n) current_state IDLE; else current_state next_state; end // 第三部分下一状态组合逻辑组合逻辑 always (*) begin next_state current_state; // 默认保持当前状态避免锁存器 case (current_state) IDLE: if (start) next_state RUN; RUN: if (done) next_state DONE; DONE: next_state IDLE; // 完成后回到空闲 default: next_state IDLE; endcase end // 第四部分输出逻辑可以是组合逻辑也可以是时序逻辑 // 本例为摩尔型状态机输出仅与当前状态有关组合输出 always (*) begin working 1‘b0; finish 1’b0; case (current_state) IDLE: ; // 输出保持默认值 RUN: working 1‘b1; DONE: finish 1’b1; default: ; endcase end endmodule三段式的优点结构清晰利于综合和时序分析输出逻辑灵活可组合可时序避免了状态转移和输出逻辑混在一起导致的复杂性和潜在错误。4.4 存储器建模简单双端口RAM示例FPGA内部有专用的Block RAM资源。用Verilog描述RAM主要是为了引导综合器正确推断并使用这些资源。module simple_dual_port_ram #( parameter DATA_WIDTH 8, parameter ADDR_WIDTH 10, // 深度为 2^10 1024 parameter RAM_DEPTH 1 ADDR_WIDTH )( input clk, // 端口A写 input wea, input [ADDR_WIDTH-1:0] addra, input [DATA_WIDTH-1:0] dina, // 端口B读 input [ADDR_WIDTH-1:0] addrb, output reg [DATA_WIDTH-1:0] doutb ); // 用reg数组声明RAM reg [DATA_WIDTH-1:0] ram [0:RAM_DEPTH-1]; // 端口A同步写 always (posedge clk) begin if (wea) begin ram[addra] dina; end end // 端口B同步读读延迟一个时钟周期符合BRAM特性 always (posedge clk) begin doutb ram[addrb]; end endmodule注意不同的综合工具和代码风格如是否使用if (wea)的完整条件判断会影响综合器是将此逻辑推断为分布式RAM用LUT实现还是Block RAM。为了确保推断为Block RAM需要遵循工具商提供的编码模板。5. 仿真测试平台Testbench基础Testbench是不可综合的它的唯一目的是验证你的设计DUT, Design Under Test行为是否正确。一个最简单的Testbench框架如下timescale 1ns / 1ps // 定义时间单位/精度 module tb_my_design(); // 1. 声明与DUT连接的信号 reg clk; reg rst_n; reg [7:0] data_in; wire [7:0] data_out; // 2. 实例化被测试设计DUT my_design u_my_design ( .clk (clk), .rst_n (rst_n), .data_in (data_in), .output (data_out) ); // 3. 生成时钟 initial begin clk 0; forever #10 clk ~clk; // 产生一个周期为20ns50MHz的时钟 end // 4. 生成复位和其他激励 initial begin // 初始化 rst_n 0; data_in 8‘h00; // 复位过程 #100 rst_n 1; // 100ns后释放复位 // 施加测试激励 #20 data_in 8‘hA5; #40 data_in 8’h3C; // ... 更多激励 #200 $finish; // 仿真一段时间后结束 end // 5. 监控和打印结果可选但很重要 initial begin $monitor(“Time%t, rst_n%b, data_in%h, data_out%h”, $time, rst_n, data_in, data_out); // 将波形记录到VCD文件供后续查看 $dumpfile(“wave.vcd”); $dumpvars(0, tb_my_design); // 0表示转储所有层次的信号 end endmodule在仿真工具如ModelSim、VCS或Vivado自带的仿真器中运行Testbench通过观察波形和打印信息可以验证DUT的功能是否符合预期。6. 常见问题、综合警告与调试技巧6.1 锁存器Latch的意外推断这是最常见的综合警告之一。锁存器是一种电平敏感的存储单元在ASIC设计中可能带来时序问题在FPGA设计中通常也非本意。它通常在组合逻辑的if或case语句条件不完备时产生。问题代码always (*) begin if (en) begin q data; end // 缺少 else 分支当 en0 时q 应该等于什么综合工具会使其保持原值从而推断出锁存器。 end解决方案对于组合逻辑确保所有输入条件下输出都有明确的赋值。使用else或default。always (*) begin if (en) begin q data; end else begin q 1‘b0; // 或者 q q_prev; (但这样就成了时序逻辑应使用时钟沿) end end或者在过程块开始处给变量一个默认值。always (*) begin q 1’b0; // 默认值 if (en) begin q data; end end6.2 时序违规Setup/Hold Time Violation当时钟频率较高或逻辑路径过长时可能会出现建立时间Setup Time或保持时间Hold Time不满足触发器要求的情况导致亚稳态Metastability和数据错误。现象综合或布局布线后的时序报告Timing Report中出现红色警告 Slack 为负值。排查与解决思路降低时钟频率最直接的方法但影响性能。优化关键路径流水线Pipelining在长组合逻辑路径中插入寄存器将其分割成多个时钟周期完成。逻辑优化简化组合逻辑表达式使用更优化的算法。重定时Retiming调整寄存器在组合逻辑中的位置平衡路径延迟。使用综合工具优化策略在工具中设置更高的优化等级Optimization Effort或针对时序进行综合。检查时钟约束确保创建的时钟约束周期、占空比是正确的。6.3 仿真与综合结果不一致这是一个严重问题意味着你的Testbench通过了但实际硬件行为不对。常见原因未初始化的寄存器在仿真中reg变量初始值为X未知但在上电后实际硬件中的触发器状态是随机的0或1。如果你的逻辑依赖于初始状态就会出错。务必使用复位信号对所有工作寄存器进行初始化。阻塞与非阻塞赋值混用在同一个always块中混用和会导致难以预测的综合结果。严格遵守组合用阻塞、时序用非阻塞的规则。不完全敏感列表在组合逻辑always块中敏感列表遗漏了某些输入信号。在仿真时只有当列表中的信号变化时块才执行而综合工具会认为所有输入都相关。这导致仿真行为与综合后电路行为不同。始终使用always (*)来避免此问题。不可综合语句被用于设计不小心将#delay,initial等语句留在了可综合模块中。6.4 资源使用过多或性能不达标问题设计占用太多LUT、寄存器或BRAM或者最高时钟频率Fmax太低。优化建议资源共享如果多个地方使用相同的复杂运算如乘法器考虑使用一个共享的模块分时复用。使用合适的数值表示比如能用wire [3:0]就不要用integer。integer通常综合成32位浪费资源。状态机编码优化尝试使用独热码One-Hot或格雷码Gray Code。独热码在FPGA中译码简单速度可能更快格雷码状态变化时只有一位跳变减少毛刺和功耗。利用器件专用资源例如DSP Slice用于乘加运算Block RAM用于存储器高速串行收发器用于通信。用Verilog正确描述以引导综合器使用这些资源。关注综合报告仔细阅读综合工具给出的资源和时序报告找到资源消耗大户或关键路径进行针对性优化。掌握Verilog语法基础仅仅是踏入FPGA世界的第一步。真正的挑战在于如何用这些语法高效、可靠地描述出符合需求的硬件电路。这需要大量的实践、阅读优秀的代码和不断地调试反思。记住你写的每一行代码最终都会变成实实在在的晶体管开关这种“所思即所得”的乐趣正是硬件设计的魅力所在。先从模仿经典电路如计数器、分频器、状态机的代码开始然后尝试修改、扩展最终独立设计这条路没有捷径但每一步都算数。
1. 项目概述为什么Verilog是FPGA开发的基石如果你刚接触FPGA开发可能会被一堆概念搞晕硬件描述语言、综合、仿真、RTL……但无论如何你绕不开的一门语言就是Verilog。它不像C语言那样直接指挥CPU执行指令而是用来“描述”你想要一块芯片在这里就是FPGA内部电路长什么样、怎么工作的。你可以把它理解为给硬件工程师的“电路设计图纸”只不过这张图纸是用文本代码来画的。我刚开始学的时候也犯过用软件思维写硬件的错误结果综合出来的电路面积巨大、时序一塌糊涂。后来才明白Verilog语法看似和C语言有点像但背后的“并行思维”和“硬件时序观”才是核心。掌握语法只是第一步更重要的是理解每行代码会对应生成什么样的实际电路。这篇文章我就结合自己踩过的坑把Verilog最核心、最基础的语法掰开揉碎了讲目标是让你看完后不仅能看懂代码更能预判你写的代码会变成啥样的电路从而写出高效、可靠的FPGA设计。2. Verilog设计思想与核心模型从软件思维到硬件思维2.1 并行执行与软件顺序执行的本质区别这是新手最容易栽跟头的地方。在C语言里代码是顺序执行的执行完第一行再执行第二行。但在Verilog描述的硬件世界里只要电路通了电所有部分都在同时工作。举个例子你写一个C程序控制两个LEDLED1 1; // 第一步打开LED1 delay(1000); // 第二步等待1秒 LED2 1; // 第三步打开LED2LED2一定会在LED1亮起1秒后才亮。而在Verilog里你描述的是一个电路。在一个时钟上升沿触发的always块里always (posedge clk) begin led1 1‘b1; led2 1’b1; end只要时钟clk的上升沿一到led1和led2这两个寄存器会同时被赋值为1。这里没有“先来后到”它们是在同一个时钟沿下并行更新的。这就是“并行执行”的精髓你描述的是空间上并存的电路结构而非时间上的执行序列。2.2 层次化建模模块化你的数字系统Verilog采用自顶向下Top-Down或自底向上Bottom-Up的模块化设计方法。整个系统被看作一个顶层模块Top Module它由多个子模块Sub Module实例化连接而成子模块又可以包含更底层的模块。这就像搭积木。一个典型的模块Module声明如下module my_module ( // 端口声明 input wire clk, input wire rst_n, input wire [7:0] data_in, output reg [7:0] data_out, output wire valid ); // 内部信号/变量声明 reg [7:0] internal_reg; wire and_result; // 逻辑功能描述数据流、行为、结构 // ... endmodulemodule和endmodule定义了一个模块的边界。端口列表声明了模块与外界交互的接口必须指明方向input,output,inout和类型通常为wire或reg但在现代写法中input默认为wireoutput则需根据驱动方式决定。模块内部可以声明仅自己使用的信号wire,reg等。模块的功能通过其内部的语句来描述。2.3 可综合与不可综合代码区分“设计”与“验证”这是另一个关键概念。你的最终目标是把代码变成FPGA里的真实电路这个过程叫“综合”Synthesis。综合工具如Vivado、Quartus只认得一部分Verilog语法这部分能转换成确定硬件电路的代码就是可综合代码。还有一部分语法比如$display,$monitor,#delay等是用来做仿真Simulation测试的它们方便你调试和验证逻辑但无法对应任何实际的逻辑门或触发器这就是不可综合代码。你写的测试平台Testbench几乎全是不可综合代码而你要烧录进FPGA的设计部分Design必须保证100%可综合。注意一个常见的误区是试图用initial语句来初始化设计中的寄存器。initial在仿真中很好用但绝大多数综合工具不支持对硬件寄存器的初始值进行综合除少数FPGA支持上电初始值设定但这并非通过initial综合实现。可靠的硬件初始化应通过复位Reset信号来完成。3. Verilog语法核心要素详解3.1 数据类型wire与reg的深刻理解很多人一开始会困惑什么时候用wire什么时候用reg简单的死记硬背是assign语句左边用wirealways块里赋值用reg。但这只是表象。wire线网类型代表电路中的物理连接线。它的值由驱动它的东西决定。你可以把它想象成一根导线它自己不能保存状态只能传递信号。assign语句就是给一根wire连续赋值的驱动源。wire a, b, c; assign c a b; // 导线c的值始终等于a和b的与操作结果reg寄存器类型这个名字极具误导性它不一定对应硬件寄存器触发器。它代表一个“存储数据的容器”但这个容器在综合时可能被实现为触发器Flip-Flop也可能被实现为一根导线Wire关键看这个reg型变量在什么情况下被赋值。如果在always (posedge clk)这样的时钟边沿敏感的always块中被赋值它会被综合成触发器寄存器。如果在always (*)这样的电平敏感的组合逻辑always块中被赋值它会被综合成组合逻辑最终可能只是一堆门电路后的导线相当于一个“临时变量”。reg q; // 这个reg可能被综合成寄存器或组合逻辑 // 情况1综合成寄存器触发器 always (posedge clk) begin q d; end // 情况2综合成组合逻辑导线 always (*) begin q a b; end所以更本质的理解是在Verilog代码中reg表示一个过程赋值在always或initial块中赋值的变量而wire表示一个连续赋值assign或模块输出的变量。硬件实现方式则由其赋值所在的上下文决定。3.2 数值表示与运算符硬件描述的基础数值表示格式为位宽进制数值。位宽表示这个数有多少位二进制十进制表示。进制b或B二进制o或O八进制d或D十进制可省略h或H十六进制。数值对应进制的数字。例子8‘b1100_00118位二进制数下划线_仅为提高可读性综合时忽略。32’hFFFF_123432位十六进制数。4‘d10或4’b10104位十进制数10。1‘b1, 1’b0单位逻辑1和0。运算符大部分与C语言类似但有一些硬件特色。算术运算符,-,*,/,%。注意乘除和取模会消耗大量逻辑资源在FPGA中应谨慎使用尤其是涉及非2的幂次方时。关系运算符,,,,,!。返回结果是1位1为真0为假。逻辑运算符逻辑与||逻辑或!逻辑非。操作数和结果均为1位布尔值。位运算符~按位取反按位与|按位或^按位异或^~或~^按位同或。这些是硬件描述中最常用的直接对应门电路。缩减运算符对一个向量的所有位进行位操作产生1位结果。如a表示a[0] a[1] ... a[n]。移位运算符逻辑左移逻辑右移算术左移算术右移。算术右移时最高位符号位会补充进来。拼接运算符{ }用于将多个信号拼接成一个更宽的向量。{a, b, c}将a, b, c按顺序拼接。{4{a}}是复制运算符等价于{a, a, a, a}。条件运算符? :等同于一个二选一的多路选择器MUX。3.3 赋值语句阻塞与非阻塞的生命线这是Verilog中最重要、也最容易出错的概念之一。它直接决定了你综合出的电路是组合逻辑还是时序逻辑以及其行为是否符合预期。阻塞赋值Blocking Assignment行为类似软件语言顺序执行立即赋值。在同一个always块中后面的语句使用前面语句已更新的值。主要用途描述组合逻辑在always (*)块中使用。always (*) begin a b c; // 语句1a立即被赋值为bc的结果 d a | e; // 语句2使用的是语句1更新后的a值 end这综合出的就是一个先与后或的两级组合逻辑电路。非阻塞赋值Non-blocking Assignment硬件行为所有赋值同时发生在always块结束时才统一更新左值。在同一个always块中语句的书写顺序不影响结果所有右边的表达式都使用块开始时的值进行计算。主要用途描述时序逻辑在always (posedge clk)块中使用用于寄存器更新。always (posedge clk) begin a b c; // 计算bc但a的值在时钟沿过后才更新 d a | e; // 注意这里使用的a是时钟沿到来之前的旧值不是上一行将要赋予的新值 end这综合出两个触发器寄存器a和d。第一个触发器的输入是bc第二个触发器的输入是a_old | e。这完美描述了寄存器间级联的时序关系。黄金法则为了代码清晰且避免综合与仿真不一致的诡异问题请遵守——在描述组合逻辑的always块中使用阻塞赋值在描述时序逻辑的always块中使用非阻塞赋值。切勿混用。3.4 过程块always与initial逻辑描述的舞台always块是描述逻辑行为最主要的构件。它由一个敏感列表sensitivity list触发。电平敏感列表用于组合逻辑always (*)或always (a, b, sel)。(*)是自动敏感列表推荐使用能避免遗漏信号导致仿真与综合 mismatch。边沿敏感列表用于时序逻辑always (posedge clk)或always (negedge clk or posedge rst)。通常只包含时钟和复位信号。一个模块中可以有多个always块它们之间是并行执行的。initial块仅用于仿真测试不可综合。在仿真开始时执行一次常用于初始化测试变量、生成激励信号。initial begin clk 0; rst_n 0; #100 rst_n 1; // 延迟100个时间单位后释放复位 // 生成更多测试激励... end3.5 条件语句与循环语句构建复杂逻辑流if-else语句综合出来通常是多路选择器MUX或优先级编码器。注意如果条件不完备可能会生成锁存器Latch这在大多数同步设计中是需要避免的。always (*) begin if (sel 2‘b00) out a; else if (sel 2’b01) out b; else if (sel 2‘b10) out c; else out d; // 必须要有else否则当sel2’b11时out会保持原值生成锁存器 endcase语句多路分支选择比一连串if-else更清晰。综合工具可能将其优化为并行MUX或查找表LUT。case精确匹配。casez将条件中的z或?视为不关心位don‘t care。casex将条件中的x或z视为不关心位更宽泛慎用。always (*) begin case (state) 2‘b00: next_state IDLE; 2’b01: next_state WORK; 2‘b10: next_state DONE; default: next_state IDLE; // 同样必须有default避免锁存器 endcase end循环语句for,while,repeat,forever在可综合设计中for循环最常用但必须注意综合工具会将for循环展开Unroll。这意味着循环几次就会生成几份相同的硬件电路。它用于简化重复性代码的书写并不像软件循环那样“节省资源”。// 这描述了一个8位输入信号的奇偶校验位生成器计算1的个数是否为奇数 reg parity; integer i; always (*) begin parity 0; for (i0; i8; ii1) begin parity parity ^ data[i]; // 循环展开综合出8个级联的异或门 end endwhile,repeat,forever通常用于仿真测试其循环次数在综合时无法确定因此基本不可综合。4. 可综合设计的关键结构与实例4.1 组合逻辑设计assign与always (*)组合逻辑的输出只取决于当前的输入没有记忆功能。方法一使用assign连续赋值语句适合描述简单的逻辑表达式或数据通路。module comb_assign ( input a, b, sel, output out1, out2 ); assign out1 a b; // 与门 assign out2 (sel) ? (a b) : (a - b); // 二选一多路器选择加法或减法结果 endmodule方法二使用always (*)过程块适合描述复杂的、多分支的组合逻辑。module comb_always ( input [1:0] sel, input [3:0] a, b, c, d, output reg [3:0] out // 在always块中赋值必须声明为reg ); always (*) begin // 敏感列表使用(*)自动包含所有输入信号 case (sel) 2‘b00: out a; 2’b01: out b; 2‘b10: out c; 2’b11: out d; default: out 4‘b0; // 良好的编码习惯避免锁存器 endcase end endmodule4.2 时序逻辑设计always (posedge clk)与寄存器时序逻辑包含记忆元件触发器输出不仅取决于当前输入还取决于过去的状态。时钟是同步时序逻辑的节拍器。基本的D触发器寄存器module d_flip_flop ( input clk, input d, output reg q ); always (posedge clk) begin q d; // 每个时钟上升沿将输入d捕获到输出q end endmodule带同步复位的寄存器同步复位意味着复位信号只在时钟有效边沿起作用更利于时序分析。module dff_sync_reset ( input clk, input rst_n, // 低电平有效复位 input d, output reg q ); always (posedge clk) begin if (!rst_n) // 如果复位有效 q 1‘b0; // 复位为0 else q d; // 否则正常采样输入 end endmodule带异步复位的寄存器异步复位一旦有效立即生效不依赖于时钟。但要注意释放时可能带来的亚稳态问题通常需要做同步处理。module dff_async_reset ( input clk, input rst_n, // 低电平有效异步复位 input d, output reg q ); always (posedge clk or negedge rst_n) begin // 复位信号也在敏感列表中 if (!rst_n) // 异步复位优先级最高 q 1‘b0; else q d; end endmodule4.3 有限状态机FSM设计三段式写法状态机是数字逻辑控制的灵魂。推荐使用经典的三段式写法清晰地将状态转移逻辑、状态寄存器和输出逻辑分开。module simple_fsm ( input clk, input rst_n, input start, input done, output reg working, output reg finish ); // 第一部分状态定义参数化或宏定义 parameter IDLE 2‘b00; parameter RUN 2’b01; parameter DONE 2‘b10; // 第二部分状态寄存器时序逻辑 reg [1:0] current_state, next_state; always (posedge clk or negedge rst_n) begin if (!rst_n) current_state IDLE; else current_state next_state; end // 第三部分下一状态组合逻辑组合逻辑 always (*) begin next_state current_state; // 默认保持当前状态避免锁存器 case (current_state) IDLE: if (start) next_state RUN; RUN: if (done) next_state DONE; DONE: next_state IDLE; // 完成后回到空闲 default: next_state IDLE; endcase end // 第四部分输出逻辑可以是组合逻辑也可以是时序逻辑 // 本例为摩尔型状态机输出仅与当前状态有关组合输出 always (*) begin working 1‘b0; finish 1’b0; case (current_state) IDLE: ; // 输出保持默认值 RUN: working 1‘b1; DONE: finish 1’b1; default: ; endcase end endmodule三段式的优点结构清晰利于综合和时序分析输出逻辑灵活可组合可时序避免了状态转移和输出逻辑混在一起导致的复杂性和潜在错误。4.4 存储器建模简单双端口RAM示例FPGA内部有专用的Block RAM资源。用Verilog描述RAM主要是为了引导综合器正确推断并使用这些资源。module simple_dual_port_ram #( parameter DATA_WIDTH 8, parameter ADDR_WIDTH 10, // 深度为 2^10 1024 parameter RAM_DEPTH 1 ADDR_WIDTH )( input clk, // 端口A写 input wea, input [ADDR_WIDTH-1:0] addra, input [DATA_WIDTH-1:0] dina, // 端口B读 input [ADDR_WIDTH-1:0] addrb, output reg [DATA_WIDTH-1:0] doutb ); // 用reg数组声明RAM reg [DATA_WIDTH-1:0] ram [0:RAM_DEPTH-1]; // 端口A同步写 always (posedge clk) begin if (wea) begin ram[addra] dina; end end // 端口B同步读读延迟一个时钟周期符合BRAM特性 always (posedge clk) begin doutb ram[addrb]; end endmodule注意不同的综合工具和代码风格如是否使用if (wea)的完整条件判断会影响综合器是将此逻辑推断为分布式RAM用LUT实现还是Block RAM。为了确保推断为Block RAM需要遵循工具商提供的编码模板。5. 仿真测试平台Testbench基础Testbench是不可综合的它的唯一目的是验证你的设计DUT, Design Under Test行为是否正确。一个最简单的Testbench框架如下timescale 1ns / 1ps // 定义时间单位/精度 module tb_my_design(); // 1. 声明与DUT连接的信号 reg clk; reg rst_n; reg [7:0] data_in; wire [7:0] data_out; // 2. 实例化被测试设计DUT my_design u_my_design ( .clk (clk), .rst_n (rst_n), .data_in (data_in), .output (data_out) ); // 3. 生成时钟 initial begin clk 0; forever #10 clk ~clk; // 产生一个周期为20ns50MHz的时钟 end // 4. 生成复位和其他激励 initial begin // 初始化 rst_n 0; data_in 8‘h00; // 复位过程 #100 rst_n 1; // 100ns后释放复位 // 施加测试激励 #20 data_in 8‘hA5; #40 data_in 8’h3C; // ... 更多激励 #200 $finish; // 仿真一段时间后结束 end // 5. 监控和打印结果可选但很重要 initial begin $monitor(“Time%t, rst_n%b, data_in%h, data_out%h”, $time, rst_n, data_in, data_out); // 将波形记录到VCD文件供后续查看 $dumpfile(“wave.vcd”); $dumpvars(0, tb_my_design); // 0表示转储所有层次的信号 end endmodule在仿真工具如ModelSim、VCS或Vivado自带的仿真器中运行Testbench通过观察波形和打印信息可以验证DUT的功能是否符合预期。6. 常见问题、综合警告与调试技巧6.1 锁存器Latch的意外推断这是最常见的综合警告之一。锁存器是一种电平敏感的存储单元在ASIC设计中可能带来时序问题在FPGA设计中通常也非本意。它通常在组合逻辑的if或case语句条件不完备时产生。问题代码always (*) begin if (en) begin q data; end // 缺少 else 分支当 en0 时q 应该等于什么综合工具会使其保持原值从而推断出锁存器。 end解决方案对于组合逻辑确保所有输入条件下输出都有明确的赋值。使用else或default。always (*) begin if (en) begin q data; end else begin q 1‘b0; // 或者 q q_prev; (但这样就成了时序逻辑应使用时钟沿) end end或者在过程块开始处给变量一个默认值。always (*) begin q 1’b0; // 默认值 if (en) begin q data; end end6.2 时序违规Setup/Hold Time Violation当时钟频率较高或逻辑路径过长时可能会出现建立时间Setup Time或保持时间Hold Time不满足触发器要求的情况导致亚稳态Metastability和数据错误。现象综合或布局布线后的时序报告Timing Report中出现红色警告 Slack 为负值。排查与解决思路降低时钟频率最直接的方法但影响性能。优化关键路径流水线Pipelining在长组合逻辑路径中插入寄存器将其分割成多个时钟周期完成。逻辑优化简化组合逻辑表达式使用更优化的算法。重定时Retiming调整寄存器在组合逻辑中的位置平衡路径延迟。使用综合工具优化策略在工具中设置更高的优化等级Optimization Effort或针对时序进行综合。检查时钟约束确保创建的时钟约束周期、占空比是正确的。6.3 仿真与综合结果不一致这是一个严重问题意味着你的Testbench通过了但实际硬件行为不对。常见原因未初始化的寄存器在仿真中reg变量初始值为X未知但在上电后实际硬件中的触发器状态是随机的0或1。如果你的逻辑依赖于初始状态就会出错。务必使用复位信号对所有工作寄存器进行初始化。阻塞与非阻塞赋值混用在同一个always块中混用和会导致难以预测的综合结果。严格遵守组合用阻塞、时序用非阻塞的规则。不完全敏感列表在组合逻辑always块中敏感列表遗漏了某些输入信号。在仿真时只有当列表中的信号变化时块才执行而综合工具会认为所有输入都相关。这导致仿真行为与综合后电路行为不同。始终使用always (*)来避免此问题。不可综合语句被用于设计不小心将#delay,initial等语句留在了可综合模块中。6.4 资源使用过多或性能不达标问题设计占用太多LUT、寄存器或BRAM或者最高时钟频率Fmax太低。优化建议资源共享如果多个地方使用相同的复杂运算如乘法器考虑使用一个共享的模块分时复用。使用合适的数值表示比如能用wire [3:0]就不要用integer。integer通常综合成32位浪费资源。状态机编码优化尝试使用独热码One-Hot或格雷码Gray Code。独热码在FPGA中译码简单速度可能更快格雷码状态变化时只有一位跳变减少毛刺和功耗。利用器件专用资源例如DSP Slice用于乘加运算Block RAM用于存储器高速串行收发器用于通信。用Verilog正确描述以引导综合器使用这些资源。关注综合报告仔细阅读综合工具给出的资源和时序报告找到资源消耗大户或关键路径进行针对性优化。掌握Verilog语法基础仅仅是踏入FPGA世界的第一步。真正的挑战在于如何用这些语法高效、可靠地描述出符合需求的硬件电路。这需要大量的实践、阅读优秀的代码和不断地调试反思。记住你写的每一行代码最终都会变成实实在在的晶体管开关这种“所思即所得”的乐趣正是硬件设计的魅力所在。先从模仿经典电路如计数器、分频器、状态机的代码开始然后尝试修改、扩展最终独立设计这条路没有捷径但每一步都算数。
