一、结构拆分沟槽MOS长什么样1.1 核心创新把沟刻进硅里平面MOS的电流要绕过栅极下方的耗尽区只能走旁边VD-MOS在表面多做了一层N漂移区来改善但本质上还是横向主导。沟槽MOS的设计思路完全不一样——用反应离子刻蚀RIE在硅片上挖出一排排深槽槽的侧壁上生长氧化层然后填充多晶硅作为栅电极。这样一来栅极不再平躺在硅表面而是站进了硅体内部电流直接从源极垂直向下穿过沟道区域流向漏极底部的N substrate中间没有任何拐弯。你可以把沟槽MOS想象成在一块硅片上竖起了一排排栅栏每根栅栏都是一个微型MOSFET的栅极无数根并联电流从栅栏之间的过道垂直通过。这就是为什么沟槽MOS的导通电阻Rds_on能做得比平面MOS低得多——电流路径短了、截面大了、拐角损耗没了。1.2 详细结构解剖从顶部到底部我们把一个沟槽MOSFET单元剖开从上到下看最顶层Source源极金属层 源区铝或铝合金通过钝化层开孔与硅表面的N源区接触。N源区是重掺杂多晶硅或硅本身接触电阻极低。源区下方P-body体区——这是沟道的家P型掺杂区域厚度约0.5~2μm浓度受离子注入控制。这个区域是反型层的诞生地——当栅极加正电压时P-body中的少子电子被吸引到氧化层界面形成N型反型层也就是沟道。电流从这个沟道垂直流下。沟槽侧壁Gate Oxide 多晶硅栅侧壁上热生长一层超薄SiO₂约30~100nm质量要求极高——这里既是绝缘层又是反型层的舞台。氧化层质量不过关沟道迁移率直接打折。侧壁之外填充的是LPCVD多晶硅既是栅电极也是电流垂直通道的围墙。沟槽底部过渡区域Bottom Corner这里是沟槽MOS的**“软肋”**——电场在沟槽底部拐角处高度集中容易引发局部击穿。这也是为什么V型槽结构后来被提出来解决这个问题后面会讲。沟槽下方外延层N- drift区漂移层和VD-MOS一样这里是承受高压的主力。N-外延层厚度和掺杂浓度决定器件的耐压等级厚度越厚、掺杂越淡耐压越高但导通电阻也随之上升——这是一个经典权衡。最底部N substrate漏极衬底重掺杂硅机械支撑漏极集流体。封装时背面镀金/银直接焊到引线框架上作为热传导和漏极电流通路。1.3 单元结构方形阵列 vs 六边形沟槽MOS的元胞cell排布通常有两种方形单元Square Cell沟槽为正方形网格工艺友好但相邻沟槽拐角处电场叠加明显。六边形单元Hexagonal Cell沟槽为六边形排布电场分布更均匀拐角效应更小但刻蚀和填充工艺难度更高。实际产品中方形单元更常见因为工艺窗口更宽良品率高。1.4 U型槽 vs V型槽同与不同U型槽Trench U-shape就是我们上面描述的标准结构沟槽侧壁垂直底部为圆角过渡。工艺相对成熟但底部电场集中问题始终存在。V型槽Trench V-shape通过特殊的各向异性刻蚀工艺比如KOH溶液湿法刻蚀利用硅的晶向选择性在特定晶向的硅片上刻出V字形槽。V型槽的优势在于底部尖锐电场分布更均匀且击穿电压对槽深的容忍度更高。但V型槽对晶向要求严格只能在特定晶圆上实现通用性不如U型槽。目前主流产品几乎清一色是U型槽V型槽主要出现在一些特殊高压场景或专利保护的特殊结构中。二、工艺制成沟槽是怎么挖出来的2.1 工艺流程总览硅片准备N- epiwafer ↓ 生长初始氧化层垫氧 ↓ 沉积氮化硅Si₃N₄——作为刻蚀阻挡/应力缓冲 ↓ 光刻定义沟槽图形光刻胶图形化 ↓ 反应离子刻蚀RIE——挖槽核心工艺 ↓ 沟槽清洗去残胶/自然氧化层去除 ↓ 热氧化生长栅氧化层Gate Oxide ↓ LPCVD沉积多晶硅填槽栅极形成 ↓ 多晶硅掺杂磷扩散或离子注入 ↓ 多晶硅CMP平坦化去除多余多晶硅 ↓ 光刻刻蚀去除场区多晶硅只保留沟槽内 ↓ P-body 离子注入形成体区 ↓ 高温退火推进P-body推进结深 ↓ N 源区离子注入 退火 ↓ 沉积PSG/钝化层 ↓ 光刻开孔源极接触 ↓ 金属蒸发/溅射AlSi/Cu ↓ 光刻刻蚀形成金属图形 ↓ 背面研磨 背面金属化 ↓ 测试分选 → 划片 → 封装2.2 关键工艺步骤详解Step 1沟槽刻蚀——这是沟槽MOS的灵魂沟槽刻蚀是整个工艺中最关键、最难控制的一步。业界普遍使用反应离子刻蚀RIE, Reactive Ion Etching也叫深槽刻蚀。为什么要用RIERIE是各向异性刻蚀离子在电场加速下垂直轰击硅表面侧壁几乎不刻蚀。这意味着可以挖出垂直陡峭的深槽深度可达2~5μm而宽度只有0.5~1μm——这种高深宽比是湿法刻蚀根本无法实现的。刻蚀气体通常用SF₆提供氟自由基刻蚀硅 O₂调节自由基浓度 C₄F₈形成钝化膜保护侧壁。通过调节气体比例和功率可以精确控制刻蚀速率和选择比。工艺难点在哪里难点①深槽刻蚀的Loading Effect槽的开口面积大小会影响刻蚀速率——开口越小氟自由基消耗越快局部刻蚀速率下降。这会导致同一片晶圆上大小不同的沟槽深度不一致进而导致器件参数分散。解决办法优化刻蚀气体的补充方式采用 Bosch工艺刻蚀→钝化交替进行来维持高深宽比。难点②沟槽底部损伤高能离子轰击会在槽底引入晶格损伤这些损伤如果不清干净后续热氧化生长的栅氧化层质量会大打折扣漏电流飙升。解决办法刻蚀后必须进行专门的清洗工艺通常用HF/HNO₃混合液去除损伤层然后再做氧化。难点③沟槽形貌控制理想形貌是垂直侧壁圆角底部U型。底部太尖类似V型但控制不好会加剧电场集中底部太圆Rounded Bottom需要额外的工艺步骤但有助于降低电场峰值。顶级foundry会专门做槽底圆化工艺Corner Rounding来改善可靠性。Step 2栅氧化层生长——沟道品质的命根子槽挖好后接下来的关键步骤是在侧壁上生长一层高质量SiO₂这层氧化层就是MOSFET的栅氧化层其质量直接决定沟道迁移率和器件可靠性。工艺选择干氧氧化Dry Oxidation与平面MOS不同沟槽MOS的栅氧化层是在狭窄的深槽侧壁上生长的对氧化层的一致性和缺陷密度要求更高。业界通常采用干氧氧化法温度900~1100℃在大气压或低压条件下通入高纯O₂进行氧化。干氧氧化的优势氧化层缺陷密度低比湿氧低1~2个数量级、击穿场强高~10MV/cm、界面态密度低。氧化层厚度控制通常30~100nm根据耐压等级调整。厚度每增加一倍栅电容下降一半但栅驱动电压也要相应提高。为什么氧化层质量这么重要因为沟道就在这层氧化层旁边形成。反型层中的电子要在氧化层界面附近运动如果界面有大量缺陷 dangling bond电子会被散射迁移率大幅下降最终表现为Rds_on升高、器件效率降低。高质量干氧氧化层是沟槽MOS高性能的基础保障。Step 3多晶硅填充与平坦化LPCVD低压化学气相沉积沉积多晶硅填充沟槽前驱体气体SiH₄硅烷在600~650℃、低压条件下热分解硅原子沉积在槽内。填充过程高深宽比槽的填充是个技术活——气体分子要钻进窄槽底部不容易容易出现 void空洞导致槽内多晶硅不连续栅电阻增大。解决思路优化沉积温度、压力和SiH₄流量通常采用播种回填两段式工艺先低温播种保证底部覆盖再高温快速回填。CMP化学机械平坦化沉积的多晶硅会高出硅表面必须用CMP磨平只保留沟槽内的多晶硅作为栅电极。这是半导体制造的标准平坦化工艺。Step 4P-body形成——离子注入的精确控制这是形成器件耐压区漂移层和沟道区的关键步骤P-body离子注入注入离子硼B离子注入能量通常60~200keV剂量1×10¹³~1×10¹⁴ cm⁻²注入后需要高温退火1000~1150℃来激活硼离子并推进PN结深度。结深约0.8~2μm过深会增加导通电阻过浅则沟道调制不足。N源区注入注入离子砷As或磷P砷更常用扩散系数小结深更浅更可控注入能量40~80keV剂量1×10¹⁵~5×10¹⁵ cm⁻²源区要做得又浅又高掺杂浅是为了减少结电容提升开关速度高掺杂是为了降低接触电阻。2.3 沟槽MOS工艺的特殊挑战相比平面MOS沟槽MOS的制造难度要高出不少主要体现在三点①栅氧化层生长在深槽侧壁——氧化层质量受深槽形貌影响很大底部和侧壁中部的氧化层厚度均匀性控制是一大挑战。②深槽刻蚀的工艺窗口窄——刻蚀太深穿通外延层→器件击穿电压降低刻蚀太浅沟道区域未完全形成→导通电阻增大。最佳窗口只有±0.2μm对设备重复性和工艺控制要求极高。③多晶硅填充的空洞问题——高深宽比沟槽填充一直是工艺工程界的难题空洞会导致栅极开路或短路直接报废。填充工艺需要精确的温压气体动力学控制。正是这些工艺挑战导致沟槽MOS的制造成本高于平面MOS也解释了为什么同样耐压等级下沟槽MOS的价格通常是平面MOS的1.5~3倍。三、对电源性能的关键提升3.1 导通电阻质的飞跃这是沟槽MOS相比平面MOS最大的优势。平面MOS电流从源极横向流动到JFET区域再纵向通过漂移层。JFET区域对电流有夹窄效应导通电阻中的JFET分量占总Rds_on的30~50%这是平面结构的固有问题无法从根本上消除。沟槽MOS电流直接从沟槽侧壁之间的垂直通道通过没有任何JFET夹窄效应。Rds_on的降幅可达平面MOS的30~50%在同等芯片面积下。这意味着同样的导通损耗用沟槽MOS可以缩小芯片面积同样芯片面积用沟槽MOS损耗更低。实际意义在48V→5V/100A的BUCK转换器中如果用平面MOS效率瓶颈可能卡在85%换用低Rds_on的沟槽MOS后效率轻松提升到91~93%损耗降低近一半。3.2 开关速度受益于更小的米勒电容沟槽MOS的结构特点——栅极深入硅内部侧壁沟道距离短——带来一个额外的好处米勒电容Cgd更小。平面MOS的Cgd来自栅-漏交叠区域横向结构导致交叠面积较大。沟槽MOS的栅-漏交叠仅在沟槽底部小范围存在Cgd显著降低。Cgd越小米勒平台的充电/放电时间越短开关速度越快开关损耗越低。这对高频DCDC转换器开关频率500kHz来说是核心优势。3.3 体积与功率密度Rds_on降低30~50%带来的直接结果同等电流规格下沟槽MOS的芯片面积可以缩小约30~40%。芯片小了封装就可以用更小的Footprint对于追求高功率密度的场合服务器电源、GPU供电、户外储能这是关键价值。3.4 设计选型建议如果你在选型时看到Trench MOSFET这个描述可以优先考虑它。相比平面MOS它在效率和功率密度上有明显优势。但注意两个不是所有叫Trench的都一样——槽深、槽宽、元胞密度不同性能差异很大。购买前最好看芯片截面TEM照片或问FAE要Rds_on×Qg的品质因子FoM来横向比较。耐压与Rds_on的权衡——沟槽MOS的漂移层设计同样受耐压限制低压型号30V以下沟槽优势最明显100V以上沟槽MOS的成本和工艺难度急剧上升此时Super Junction可能是更优解后续会专门讲。
一、结构拆分沟槽MOS长什么样1.1 核心创新把沟刻进硅里平面MOS的电流要绕过栅极下方的耗尽区只能走旁边VD-MOS在表面多做了一层N漂移区来改善但本质上还是横向主导。沟槽MOS的设计思路完全不一样——用反应离子刻蚀RIE在硅片上挖出一排排深槽槽的侧壁上生长氧化层然后填充多晶硅作为栅电极。这样一来栅极不再平躺在硅表面而是站进了硅体内部电流直接从源极垂直向下穿过沟道区域流向漏极底部的N substrate中间没有任何拐弯。你可以把沟槽MOS想象成在一块硅片上竖起了一排排栅栏每根栅栏都是一个微型MOSFET的栅极无数根并联电流从栅栏之间的过道垂直通过。这就是为什么沟槽MOS的导通电阻Rds_on能做得比平面MOS低得多——电流路径短了、截面大了、拐角损耗没了。1.2 详细结构解剖从顶部到底部我们把一个沟槽MOSFET单元剖开从上到下看最顶层Source源极金属层 源区铝或铝合金通过钝化层开孔与硅表面的N源区接触。N源区是重掺杂多晶硅或硅本身接触电阻极低。源区下方P-body体区——这是沟道的家P型掺杂区域厚度约0.5~2μm浓度受离子注入控制。这个区域是反型层的诞生地——当栅极加正电压时P-body中的少子电子被吸引到氧化层界面形成N型反型层也就是沟道。电流从这个沟道垂直流下。沟槽侧壁Gate Oxide 多晶硅栅侧壁上热生长一层超薄SiO₂约30~100nm质量要求极高——这里既是绝缘层又是反型层的舞台。氧化层质量不过关沟道迁移率直接打折。侧壁之外填充的是LPCVD多晶硅既是栅电极也是电流垂直通道的围墙。沟槽底部过渡区域Bottom Corner这里是沟槽MOS的**“软肋”**——电场在沟槽底部拐角处高度集中容易引发局部击穿。这也是为什么V型槽结构后来被提出来解决这个问题后面会讲。沟槽下方外延层N- drift区漂移层和VD-MOS一样这里是承受高压的主力。N-外延层厚度和掺杂浓度决定器件的耐压等级厚度越厚、掺杂越淡耐压越高但导通电阻也随之上升——这是一个经典权衡。最底部N substrate漏极衬底重掺杂硅机械支撑漏极集流体。封装时背面镀金/银直接焊到引线框架上作为热传导和漏极电流通路。1.3 单元结构方形阵列 vs 六边形沟槽MOS的元胞cell排布通常有两种方形单元Square Cell沟槽为正方形网格工艺友好但相邻沟槽拐角处电场叠加明显。六边形单元Hexagonal Cell沟槽为六边形排布电场分布更均匀拐角效应更小但刻蚀和填充工艺难度更高。实际产品中方形单元更常见因为工艺窗口更宽良品率高。1.4 U型槽 vs V型槽同与不同U型槽Trench U-shape就是我们上面描述的标准结构沟槽侧壁垂直底部为圆角过渡。工艺相对成熟但底部电场集中问题始终存在。V型槽Trench V-shape通过特殊的各向异性刻蚀工艺比如KOH溶液湿法刻蚀利用硅的晶向选择性在特定晶向的硅片上刻出V字形槽。V型槽的优势在于底部尖锐电场分布更均匀且击穿电压对槽深的容忍度更高。但V型槽对晶向要求严格只能在特定晶圆上实现通用性不如U型槽。目前主流产品几乎清一色是U型槽V型槽主要出现在一些特殊高压场景或专利保护的特殊结构中。二、工艺制成沟槽是怎么挖出来的2.1 工艺流程总览硅片准备N- epiwafer ↓ 生长初始氧化层垫氧 ↓ 沉积氮化硅Si₃N₄——作为刻蚀阻挡/应力缓冲 ↓ 光刻定义沟槽图形光刻胶图形化 ↓ 反应离子刻蚀RIE——挖槽核心工艺 ↓ 沟槽清洗去残胶/自然氧化层去除 ↓ 热氧化生长栅氧化层Gate Oxide ↓ LPCVD沉积多晶硅填槽栅极形成 ↓ 多晶硅掺杂磷扩散或离子注入 ↓ 多晶硅CMP平坦化去除多余多晶硅 ↓ 光刻刻蚀去除场区多晶硅只保留沟槽内 ↓ P-body 离子注入形成体区 ↓ 高温退火推进P-body推进结深 ↓ N 源区离子注入 退火 ↓ 沉积PSG/钝化层 ↓ 光刻开孔源极接触 ↓ 金属蒸发/溅射AlSi/Cu ↓ 光刻刻蚀形成金属图形 ↓ 背面研磨 背面金属化 ↓ 测试分选 → 划片 → 封装2.2 关键工艺步骤详解Step 1沟槽刻蚀——这是沟槽MOS的灵魂沟槽刻蚀是整个工艺中最关键、最难控制的一步。业界普遍使用反应离子刻蚀RIE, Reactive Ion Etching也叫深槽刻蚀。为什么要用RIERIE是各向异性刻蚀离子在电场加速下垂直轰击硅表面侧壁几乎不刻蚀。这意味着可以挖出垂直陡峭的深槽深度可达2~5μm而宽度只有0.5~1μm——这种高深宽比是湿法刻蚀根本无法实现的。刻蚀气体通常用SF₆提供氟自由基刻蚀硅 O₂调节自由基浓度 C₄F₈形成钝化膜保护侧壁。通过调节气体比例和功率可以精确控制刻蚀速率和选择比。工艺难点在哪里难点①深槽刻蚀的Loading Effect槽的开口面积大小会影响刻蚀速率——开口越小氟自由基消耗越快局部刻蚀速率下降。这会导致同一片晶圆上大小不同的沟槽深度不一致进而导致器件参数分散。解决办法优化刻蚀气体的补充方式采用 Bosch工艺刻蚀→钝化交替进行来维持高深宽比。难点②沟槽底部损伤高能离子轰击会在槽底引入晶格损伤这些损伤如果不清干净后续热氧化生长的栅氧化层质量会大打折扣漏电流飙升。解决办法刻蚀后必须进行专门的清洗工艺通常用HF/HNO₃混合液去除损伤层然后再做氧化。难点③沟槽形貌控制理想形貌是垂直侧壁圆角底部U型。底部太尖类似V型但控制不好会加剧电场集中底部太圆Rounded Bottom需要额外的工艺步骤但有助于降低电场峰值。顶级foundry会专门做槽底圆化工艺Corner Rounding来改善可靠性。Step 2栅氧化层生长——沟道品质的命根子槽挖好后接下来的关键步骤是在侧壁上生长一层高质量SiO₂这层氧化层就是MOSFET的栅氧化层其质量直接决定沟道迁移率和器件可靠性。工艺选择干氧氧化Dry Oxidation与平面MOS不同沟槽MOS的栅氧化层是在狭窄的深槽侧壁上生长的对氧化层的一致性和缺陷密度要求更高。业界通常采用干氧氧化法温度900~1100℃在大气压或低压条件下通入高纯O₂进行氧化。干氧氧化的优势氧化层缺陷密度低比湿氧低1~2个数量级、击穿场强高~10MV/cm、界面态密度低。氧化层厚度控制通常30~100nm根据耐压等级调整。厚度每增加一倍栅电容下降一半但栅驱动电压也要相应提高。为什么氧化层质量这么重要因为沟道就在这层氧化层旁边形成。反型层中的电子要在氧化层界面附近运动如果界面有大量缺陷 dangling bond电子会被散射迁移率大幅下降最终表现为Rds_on升高、器件效率降低。高质量干氧氧化层是沟槽MOS高性能的基础保障。Step 3多晶硅填充与平坦化LPCVD低压化学气相沉积沉积多晶硅填充沟槽前驱体气体SiH₄硅烷在600~650℃、低压条件下热分解硅原子沉积在槽内。填充过程高深宽比槽的填充是个技术活——气体分子要钻进窄槽底部不容易容易出现 void空洞导致槽内多晶硅不连续栅电阻增大。解决思路优化沉积温度、压力和SiH₄流量通常采用播种回填两段式工艺先低温播种保证底部覆盖再高温快速回填。CMP化学机械平坦化沉积的多晶硅会高出硅表面必须用CMP磨平只保留沟槽内的多晶硅作为栅电极。这是半导体制造的标准平坦化工艺。Step 4P-body形成——离子注入的精确控制这是形成器件耐压区漂移层和沟道区的关键步骤P-body离子注入注入离子硼B离子注入能量通常60~200keV剂量1×10¹³~1×10¹⁴ cm⁻²注入后需要高温退火1000~1150℃来激活硼离子并推进PN结深度。结深约0.8~2μm过深会增加导通电阻过浅则沟道调制不足。N源区注入注入离子砷As或磷P砷更常用扩散系数小结深更浅更可控注入能量40~80keV剂量1×10¹⁵~5×10¹⁵ cm⁻²源区要做得又浅又高掺杂浅是为了减少结电容提升开关速度高掺杂是为了降低接触电阻。2.3 沟槽MOS工艺的特殊挑战相比平面MOS沟槽MOS的制造难度要高出不少主要体现在三点①栅氧化层生长在深槽侧壁——氧化层质量受深槽形貌影响很大底部和侧壁中部的氧化层厚度均匀性控制是一大挑战。②深槽刻蚀的工艺窗口窄——刻蚀太深穿通外延层→器件击穿电压降低刻蚀太浅沟道区域未完全形成→导通电阻增大。最佳窗口只有±0.2μm对设备重复性和工艺控制要求极高。③多晶硅填充的空洞问题——高深宽比沟槽填充一直是工艺工程界的难题空洞会导致栅极开路或短路直接报废。填充工艺需要精确的温压气体动力学控制。正是这些工艺挑战导致沟槽MOS的制造成本高于平面MOS也解释了为什么同样耐压等级下沟槽MOS的价格通常是平面MOS的1.5~3倍。三、对电源性能的关键提升3.1 导通电阻质的飞跃这是沟槽MOS相比平面MOS最大的优势。平面MOS电流从源极横向流动到JFET区域再纵向通过漂移层。JFET区域对电流有夹窄效应导通电阻中的JFET分量占总Rds_on的30~50%这是平面结构的固有问题无法从根本上消除。沟槽MOS电流直接从沟槽侧壁之间的垂直通道通过没有任何JFET夹窄效应。Rds_on的降幅可达平面MOS的30~50%在同等芯片面积下。这意味着同样的导通损耗用沟槽MOS可以缩小芯片面积同样芯片面积用沟槽MOS损耗更低。实际意义在48V→5V/100A的BUCK转换器中如果用平面MOS效率瓶颈可能卡在85%换用低Rds_on的沟槽MOS后效率轻松提升到91~93%损耗降低近一半。3.2 开关速度受益于更小的米勒电容沟槽MOS的结构特点——栅极深入硅内部侧壁沟道距离短——带来一个额外的好处米勒电容Cgd更小。平面MOS的Cgd来自栅-漏交叠区域横向结构导致交叠面积较大。沟槽MOS的栅-漏交叠仅在沟槽底部小范围存在Cgd显著降低。Cgd越小米勒平台的充电/放电时间越短开关速度越快开关损耗越低。这对高频DCDC转换器开关频率500kHz来说是核心优势。3.3 体积与功率密度Rds_on降低30~50%带来的直接结果同等电流规格下沟槽MOS的芯片面积可以缩小约30~40%。芯片小了封装就可以用更小的Footprint对于追求高功率密度的场合服务器电源、GPU供电、户外储能这是关键价值。3.4 设计选型建议如果你在选型时看到Trench MOSFET这个描述可以优先考虑它。相比平面MOS它在效率和功率密度上有明显优势。但注意两个不是所有叫Trench的都一样——槽深、槽宽、元胞密度不同性能差异很大。购买前最好看芯片截面TEM照片或问FAE要Rds_on×Qg的品质因子FoM来横向比较。耐压与Rds_on的权衡——沟槽MOS的漂移层设计同样受耐压限制低压型号30V以下沟槽优势最明显100V以上沟槽MOS的成本和工艺难度急剧上升此时Super Junction可能是更优解后续会专门讲。
