1. 从“开关”到“思想”数字逻辑的入门起点很多朋友第一次接触“数字逻辑电路”这个词可能是在大学课本的扉页或者某个电子设计比赛的报名表上。它听起来既抽象又硬核仿佛是一堵由0和1筑成的高墙。但如果你拆开手边的任何一件智能设备——手机、路由器、甚至一个简单的电子闹钟——它的“大脑”核心那些微小的芯片内部运转着的正是由无数个基本数字逻辑电路构成的复杂系统。所以学习数字逻辑本质上是在学习现代数字世界的“语法”和“词汇”。它不是空中楼阁而是你理解计算机如何思考、如何从物理的电流电压中诞生出智能的第一步。我自己最初学的时候也犯过迷糊觉得布尔代数、真值表这些东西离实际太远。直到后来自己动手用几个芯片搭出一个能计数的电路看到LED灯按照二进制规律闪烁的那一刻才真正打通了任督二脉。那种从抽象理论到物理实现的连接感是无与伦比的。这篇笔记我就想从一个过来人的角度聊聊怎么跨过那道门槛把那些看似枯燥的“与或非”门变成你手中构建数字世界的乐高积木。无论你是电子相关专业的学生还是对硬件原理感兴趣的爱好者希望这些从实际踩坑和经验中总结的内容能帮你少走些弯路。2. 核心基石布尔代数、真值表与基本逻辑门数字逻辑的一切都建立在布尔代数这个数学基础之上。别被“代数”吓到它可能是你学过的最简单的代数因为它只有两个值1真/高电平和0假/低电平。所有的复杂逻辑最终都可以分解为三种最基本的运算“与”、“或”、“非”。2.1 三种基本逻辑门世界的三原色你可以把逻辑门想象成一种对输入信号进行“判决”的小盒子。它有几个输入端一个输出端输出什么完全由输入和它的“判决规则”逻辑功能决定。与门符号是或AND。它的规则是**“全真才真”**。只有所有输入都是1时输出才是1只要有一个输入是0输出就是0。生活类比你家客厅的大灯可能需要门口和床头两个开关同时按下才能打开。这两个开关就是输入灯就是输出它们构成了一个“与”逻辑。电路实现早期可以用两个串联的开关实现。现在则是集成电路中的一个基本单元。或门符号是≥1或OR。它的规则是**“有真即真”**。只要有一个输入是1输出就是1所有输入都是0时输出才是0。生活类比你家的门铃按前门的按钮会响按后门的按钮也会响。任何一个按钮被按下输入为1门铃输出就会响。电路实现早期可以用两个并联的开关实现。非门符号是1或NOT。它只有一个输入规则是**“取反”**。输入是1输出就是0输入是0输出就是1。生活类比一个带常闭触点的按钮。平时不按输入0电路导通输出1按下按钮输入1电路断开输出0。电路实现通常由一个晶体管构成的反相器实现。注意这里说的1和0在真实的TTL或CMOS电路中对应的是特定的电压范围。例如在5V TTL电路中0V-0.8V左右被认为是“0”2V-5V左右被认为是“1”。这个电压范围就是“逻辑电平”中间的区域是不稳定状态设计电路时必须避免。2.2 真值表逻辑功能的“体检报告”真值表是描述逻辑功能最直观、最无歧义的工具。它穷举了所有可能的输入组合并列出对应的输出值。对于初学者养成画真值表的习惯至关重要。它能帮你理清思路验证逻辑是否正确。我们以两输入的“与门”和“或门”为例与门真值表输入 A输入 B输出 Y000010100111或门真值表输入 A输入 B输出 Y000011101111非门真值表输入 A输出 Y01102.3 逻辑表达式从表格到公式真值表虽然清晰但不便于运算和化简。逻辑表达式就是用代数符号来表示逻辑关系。基本规则如下“与”运算记作·或直接省略如A·B或AB。“或”运算记作。“非”运算在变量上加一横线如Ā或在变量前加撇号如A‘。根据上面的真值表两输入与门的表达式是Y A·B或门是Y AB非门是Y Ā。实操心得刚开始学习时一定要亲手画几次真值表并写出对应的表达式。这个过程能帮你建立输入输出之间的映射关系这是后续进行逻辑设计和分析的基本功。很多同学卡在复杂电路分析上根源就在于对基本门的真值表反应不够快。3. 组合逻辑电路当下的判决者组合逻辑电路的特点是当前的输出只由当前的输入决定电路没有记忆功能。它像是一个即时响应的判决系统输入一变输出立刻经过一个极短的门延迟后改变。我们常用的加法器、编码器、译码器、数据选择器都属于这一类。3.1 从逻辑表达式到电路图设计与实现设计一个组合逻辑电路通常是从需求文字描述开始推导出真值表再化简为最简逻辑表达式最后画出电路图。举例设计一个“三人表决器”。三人A B C投票同意为1反对为0。当有两个或以上的人同意时决议通过Y1。列真值表根据描述列出所有8种输入组合2³8并判断输出Y。ABCY00000010010001111000101111011111写逻辑表达式找出所有使Y1的行每一行写成一个“与项”输入为1的取原变量为0的取反变量然后将这些“与项”“或”起来。这叫“最小项之和”形式。第4行ĀBC第6行AĀC第7行ABĊ第8行ABC所以Y ĀBC AĀC ABĊ ABC化简表达式上面的表达式很复杂可以用布尔代数公式或卡诺图化简。这里用观察法可以合并Y ĀBC AĀC ABĊ ABC (ĀBC ABC) (AĀC ABC) (ABĊ ABC) ... 这一步是配项是化简的关键技巧之一目的是利用公式 A A A 把一项拆成多项分别合并。 BC(Ā A) AC(Ā B) AB(Ċ C) BC·1 AC·1 AB·1 因为 Ā A 1 BC AC AB化简后得到Y AB AC BC画电路图根据化简后的表达式Y AB AC BC我们可以画出电路图。这个表达式意味着输出Y在“A与B同意”或“A与C同意”或“B与C同意”时为真。用逻辑门实现就是三个两输入与门再加一个三输入或门。3.2 常用中规模组合逻辑器件在实际工程中我们很少从零开始用与或非门搭一切。集成电路厂商提供了很多封装好的、功能标准的“中规模集成电路”直接使用它们能极大提高效率和可靠性。编码器将一系列信号如按键按下转换成二进制代码。例如8线-3线优先编码器可以将8个输入中优先级最高的那个的编号编成一个3位二进制数输出。译码器编码的逆过程。将二进制代码“翻译”成对应的唯一输出信号。例如3线-8线译码器输入一个3位二进制数8个输出线中只有对应编号的那一根为1。它常用于地址译码比如CPU选择访问哪个内存芯片和数码管驱动。数据选择器相当于一个单刀多掷的电子开关。根据地址选择信号从多路输入数据中选择一路送到输出。它是一个非常灵活的逻辑函数发生器。加法器数字计算的基础。半加器不考虑进位全加器考虑低位来的进位。多个全加器级联可以构成多位加法器。避坑指南使用这些芯片时一定要仔细看数据手册的真值表和时序图。很多初学者只看功能描述就接线结果发现不对。比如有些芯片输出是低电平有效输出0表示功能使能有些则需要特定的使能引脚EN置位才能工作。忽略这些细节电路根本无法运行。4. 时序逻辑电路拥有记忆的机器如果组合逻辑是“瞬时反应”那时序逻辑就是“有记忆的思考”。它的输出不仅取决于当前的输入还取决于电路过去的状态。这是实现计数器、寄存器、存储器乃至整个CPU中央控制单元的基础。实现记忆功能的核心元件是触发器。4.1 触发器记忆的细胞触发器是一种能存储1位二进制数0或1的基本单元。最常用的是D触发器和JK触发器。D触发器功能最简单直接。在时钟信号通常是上升沿或下降沿到来的瞬间它将数据输入端D的值“锁存”并输出到Q端直到下一个有效时钟沿到来。你可以把它想象成一个在特定时刻拍照的快门拍下D的值并保存起来。特性表以上升沿触发为例时钟CLK数据D输出Q (次态)↑00↑11其他X保持原态JK触发器功能更全面可以灵活地实现置0、置1、保持和翻转取反功能。它有两个控制端J和K。特性表以上升沿触发为例CLKJKQ (次态)功能↑00Q保持↑010置0↑101置1↑11Q̅翻转关键概念时钟。时序电路的动作需要“步调一致”这个步调就是时钟信号。它是一个周期性的方波。边沿触发上升沿或下降沿让所有触发器在同一时刻同步改变状态这是数字系统稳定工作的关键。异步电路各部件自己干自己的极易产生混乱的“竞争-冒险”现象。4.2 寄存器与计数器触发器的直接应用寄存器将多个D触发器并联共用同一个时钟和控制信号就能存储一个多位二进制数这就是寄存器。比如一个8位寄存器可以暂存一个字节的数据。它是CPU中暂存数据的重要部件。计数器将多个触发器以特定方式连接使它们的状态在时钟作用下按一定规律变化就能实现计数功能。例如用4个JK触发器可以构成一个4位二进制加法计数器从0000计到11110-15然后循环。实操心得学习时序逻辑一定要用波形图来分析。在纸上或仿真软件里画出时钟、输入和各触发器输出的波形时间轴对齐观察状态是如何随着时钟边沿传递和变化的。这比单纯看真值表或状态表直观得多。很多时序逻辑的错误比如 setup/hold time 违规数据在时钟边沿前后不稳定只有看波形图才能发现。4.3 有限状态机时序逻辑的设计灵魂有限状态机是描述和设计时序逻辑系统的强大工具。它抽象出系统的几个“状态”并规定在什么“条件”下从当前状态“转移”到下一个状态同时产生什么“输出”。设计步骤状态定义用文字描述系统有哪些不同的“模式”或“阶段”。画状态转移图用圆圈表示状态箭头表示转移箭头上标注转移条件。状态编码给每个状态分配一个二进制代码如00 01 10 11。列状态转移表类似真值表列出当前状态、输入、次态和输出。为触发器和输出端推导逻辑方程。画电路图。举例一个简单的自动售货机控制器只卖一种3元商品。投币口识别1元硬币。初始状态为“空闲”。投入1元进入“已投1元”状态再投1元进入“已投2元”再投1元则“出货”并“找零0元”然后回到“空闲”。如果投入的是2元硬币假设有识别则从“空闲”直接到“已投2元”。这个例子就包含了状态空闲、1元、2元、出货、输入投币1元、投币2元、复位、输出出货信号、找零信号。用状态机来设计逻辑会非常清晰。5. 硬件描述语言与仿真进入现代数字设计当电路变得复杂时用原理图手动连接门和触发器几乎是不可能的。这就引入了硬件描述语言最主流的是VHDL和Verilog。它们允许你像写程序一样描述硬件电路的行为和结构然后由EDA工具自动综合出门级网表甚至直接生成用于FPGA或ASIC制造的版图。5.1 一个简单的Verilog例子与门module and_gate ( input wire a, input wire b, output wire y ); assign y a b; // 连续赋值语句描述了组合逻辑 endmodule这段代码描述了一个两输入与门。module定义了一个模块类似电路图中的一个方块input/output声明了端口assign语句则直接描述了输出y是输入a和b进行“与”运算的结果。5.2 仿真测试平台验证你的设计写好了硬件描述代码怎么知道它对不对这就需要编写测试平台。测试平台也是用Verilog写的但它描述的是给被测试模块施加什么样的激励信号输入波形并检查其输出是否符合预期。timescale 1ns/1ps // 定义时间单位 module tb_and_gate; // 声明连接线 reg a, b; // reg类型在测试中常用于驱动输入 wire y; // wire类型用于连接输出 // 实例化被测试模块 and_gate uut (.a(a), .b(b), .y(y)); // 生成测试激励 initial begin a 0; b 0; #10; // 初始值等待10个时间单位 a 0; b 1; #10; a 1; b 0; #10; a 1; b 1; #10; $finish; // 结束仿真 end // 监控输出可选在仿真器中查看波形 initial begin $monitor(Time%t, a%b, b%b, y%b, $time, a, b, y); end endmodule运行仿真你可以看到在命令行打印的日志或者更直观地在仿真工具如ModelSim Vivado Simulator中查看波形图确认y的信号是否始终等于a b。经验之谈学习HDL一定要仿真先行。不要写完代码就急着烧录到FPGA板子上。通过仿真你可以快速、低成本地遍历各种输入情况尤其是边界情况和异常情况确保逻辑正确。仿真波形图是你的最佳调试工具。我早期很多bug都是通过仔细看仿真波形发现的比如信号延迟没处理好导致的“毛刺”或者状态机在某个条件下进入了未定义状态。6. 从理论到实践工具链与实验平台纸上得来终觉浅数字逻辑尤其如此。不动手很多概念永远是模糊的。6.1 软件仿真工具对于纯理论学习和小型设计软件仿真足够了。Logisim经典的数字电路教学仿真软件图形化界面拖拽门电路连线即可非常适合初学者直观理解电路原理。Digital(或类似开源工具)比Logisim更现代功能也更强大一些。专业EDA工具的仿真器如Xilinx Vivado或Intel Quartus Prime自带的仿真器。当你开始学习Verilog时就必须接触它们了。它们功能强大可以完成从行为级到门级甚至包含时序延迟的精确仿真。6.2 硬件实验平台要让代码跑在真实的硬件上你需要以下步骤和平台综合与实现EDA工具如Vivado将你的Verilog代码“翻译”成目标芯片FPGA内部的基本逻辑单元如查找表、触发器的连接关系并布局布线。生成比特流文件这个文件包含了配置FPGA内部逻辑的全部信息。烧录通过JTAG或其它接口将比特流文件下载到FPGA芯片中。硬件平台选择入门级FPGA开发板如Basys 3Nexys A7等。它们价格适中集成了FPGA芯片、时钟、开关、LED、数码管、VGA接口等常用外设配套教程丰富是学习的不二之选。自制面包板电路对于最基础的组合及时序电路使用74系列TTL或CMOS芯片用面包板、杜邦线、电源和几个芯片来搭建感受最原始的硬件连接成就感很强。但规模稍大就会变得混乱不堪适合验证基本概念。踩坑实录上板调试仿真通过了烧录到板子上灯却不亮或者行为怪异。这是最考验人的阶段。我的排查思路通常是检查约束文件这是新手最常出错的地方。你的Verilog代码里的input clk信号到底对应开发板上哪个物理引脚约束文件就是用来定义这些映射关系的。引脚号写错信号根本进不来。检查时钟用示波器或逻辑分析仪如果板子有也可以把时钟信号接到一个LED上闪烁确认时钟信号是否真的到达了FPGA引脚频率是否正确。简化测试先不跑整个复杂设计而是写一个最简单的测试程序比如让一个LED随着拨码开关变化。如果这个都不行那肯定是硬件连接或约束文件等基础问题。内部逻辑分析利用Vivado的ILA核可以像软件调试设断点一样在FPGA运行时抓取内部信号的波形。这是调试复杂设计的终极利器。问题往往出在某个状态机的状态跳转不对或者某个计数器的值没清零通过ILA可以一目了然。数字逻辑电路的学习是一个从抽象到具体再从具体回归抽象的过程。开始时你会纠结于一个个门电路和触发器然后你用HDL在更高的层次上描述系统最后你又要回到时序分析、时钟域、信号完整性等底层问题上来优化设计。这条路上充满了挑战但每当你的设计在板子上按照预期跑起来的那一刻所有的调试和思考都变得无比值得。记住多动手多仿真多看波形从错误中学习是掌握这门艺术的最佳途径。
1. 从“开关”到“思想”数字逻辑的入门起点很多朋友第一次接触“数字逻辑电路”这个词可能是在大学课本的扉页或者某个电子设计比赛的报名表上。它听起来既抽象又硬核仿佛是一堵由0和1筑成的高墙。但如果你拆开手边的任何一件智能设备——手机、路由器、甚至一个简单的电子闹钟——它的“大脑”核心那些微小的芯片内部运转着的正是由无数个基本数字逻辑电路构成的复杂系统。所以学习数字逻辑本质上是在学习现代数字世界的“语法”和“词汇”。它不是空中楼阁而是你理解计算机如何思考、如何从物理的电流电压中诞生出智能的第一步。我自己最初学的时候也犯过迷糊觉得布尔代数、真值表这些东西离实际太远。直到后来自己动手用几个芯片搭出一个能计数的电路看到LED灯按照二进制规律闪烁的那一刻才真正打通了任督二脉。那种从抽象理论到物理实现的连接感是无与伦比的。这篇笔记我就想从一个过来人的角度聊聊怎么跨过那道门槛把那些看似枯燥的“与或非”门变成你手中构建数字世界的乐高积木。无论你是电子相关专业的学生还是对硬件原理感兴趣的爱好者希望这些从实际踩坑和经验中总结的内容能帮你少走些弯路。2. 核心基石布尔代数、真值表与基本逻辑门数字逻辑的一切都建立在布尔代数这个数学基础之上。别被“代数”吓到它可能是你学过的最简单的代数因为它只有两个值1真/高电平和0假/低电平。所有的复杂逻辑最终都可以分解为三种最基本的运算“与”、“或”、“非”。2.1 三种基本逻辑门世界的三原色你可以把逻辑门想象成一种对输入信号进行“判决”的小盒子。它有几个输入端一个输出端输出什么完全由输入和它的“判决规则”逻辑功能决定。与门符号是或AND。它的规则是**“全真才真”**。只有所有输入都是1时输出才是1只要有一个输入是0输出就是0。生活类比你家客厅的大灯可能需要门口和床头两个开关同时按下才能打开。这两个开关就是输入灯就是输出它们构成了一个“与”逻辑。电路实现早期可以用两个串联的开关实现。现在则是集成电路中的一个基本单元。或门符号是≥1或OR。它的规则是**“有真即真”**。只要有一个输入是1输出就是1所有输入都是0时输出才是0。生活类比你家的门铃按前门的按钮会响按后门的按钮也会响。任何一个按钮被按下输入为1门铃输出就会响。电路实现早期可以用两个并联的开关实现。非门符号是1或NOT。它只有一个输入规则是**“取反”**。输入是1输出就是0输入是0输出就是1。生活类比一个带常闭触点的按钮。平时不按输入0电路导通输出1按下按钮输入1电路断开输出0。电路实现通常由一个晶体管构成的反相器实现。注意这里说的1和0在真实的TTL或CMOS电路中对应的是特定的电压范围。例如在5V TTL电路中0V-0.8V左右被认为是“0”2V-5V左右被认为是“1”。这个电压范围就是“逻辑电平”中间的区域是不稳定状态设计电路时必须避免。2.2 真值表逻辑功能的“体检报告”真值表是描述逻辑功能最直观、最无歧义的工具。它穷举了所有可能的输入组合并列出对应的输出值。对于初学者养成画真值表的习惯至关重要。它能帮你理清思路验证逻辑是否正确。我们以两输入的“与门”和“或门”为例与门真值表输入 A输入 B输出 Y000010100111或门真值表输入 A输入 B输出 Y000011101111非门真值表输入 A输出 Y01102.3 逻辑表达式从表格到公式真值表虽然清晰但不便于运算和化简。逻辑表达式就是用代数符号来表示逻辑关系。基本规则如下“与”运算记作·或直接省略如A·B或AB。“或”运算记作。“非”运算在变量上加一横线如Ā或在变量前加撇号如A‘。根据上面的真值表两输入与门的表达式是Y A·B或门是Y AB非门是Y Ā。实操心得刚开始学习时一定要亲手画几次真值表并写出对应的表达式。这个过程能帮你建立输入输出之间的映射关系这是后续进行逻辑设计和分析的基本功。很多同学卡在复杂电路分析上根源就在于对基本门的真值表反应不够快。3. 组合逻辑电路当下的判决者组合逻辑电路的特点是当前的输出只由当前的输入决定电路没有记忆功能。它像是一个即时响应的判决系统输入一变输出立刻经过一个极短的门延迟后改变。我们常用的加法器、编码器、译码器、数据选择器都属于这一类。3.1 从逻辑表达式到电路图设计与实现设计一个组合逻辑电路通常是从需求文字描述开始推导出真值表再化简为最简逻辑表达式最后画出电路图。举例设计一个“三人表决器”。三人A B C投票同意为1反对为0。当有两个或以上的人同意时决议通过Y1。列真值表根据描述列出所有8种输入组合2³8并判断输出Y。ABCY00000010010001111000101111011111写逻辑表达式找出所有使Y1的行每一行写成一个“与项”输入为1的取原变量为0的取反变量然后将这些“与项”“或”起来。这叫“最小项之和”形式。第4行ĀBC第6行AĀC第7行ABĊ第8行ABC所以Y ĀBC AĀC ABĊ ABC化简表达式上面的表达式很复杂可以用布尔代数公式或卡诺图化简。这里用观察法可以合并Y ĀBC AĀC ABĊ ABC (ĀBC ABC) (AĀC ABC) (ABĊ ABC) ... 这一步是配项是化简的关键技巧之一目的是利用公式 A A A 把一项拆成多项分别合并。 BC(Ā A) AC(Ā B) AB(Ċ C) BC·1 AC·1 AB·1 因为 Ā A 1 BC AC AB化简后得到Y AB AC BC画电路图根据化简后的表达式Y AB AC BC我们可以画出电路图。这个表达式意味着输出Y在“A与B同意”或“A与C同意”或“B与C同意”时为真。用逻辑门实现就是三个两输入与门再加一个三输入或门。3.2 常用中规模组合逻辑器件在实际工程中我们很少从零开始用与或非门搭一切。集成电路厂商提供了很多封装好的、功能标准的“中规模集成电路”直接使用它们能极大提高效率和可靠性。编码器将一系列信号如按键按下转换成二进制代码。例如8线-3线优先编码器可以将8个输入中优先级最高的那个的编号编成一个3位二进制数输出。译码器编码的逆过程。将二进制代码“翻译”成对应的唯一输出信号。例如3线-8线译码器输入一个3位二进制数8个输出线中只有对应编号的那一根为1。它常用于地址译码比如CPU选择访问哪个内存芯片和数码管驱动。数据选择器相当于一个单刀多掷的电子开关。根据地址选择信号从多路输入数据中选择一路送到输出。它是一个非常灵活的逻辑函数发生器。加法器数字计算的基础。半加器不考虑进位全加器考虑低位来的进位。多个全加器级联可以构成多位加法器。避坑指南使用这些芯片时一定要仔细看数据手册的真值表和时序图。很多初学者只看功能描述就接线结果发现不对。比如有些芯片输出是低电平有效输出0表示功能使能有些则需要特定的使能引脚EN置位才能工作。忽略这些细节电路根本无法运行。4. 时序逻辑电路拥有记忆的机器如果组合逻辑是“瞬时反应”那时序逻辑就是“有记忆的思考”。它的输出不仅取决于当前的输入还取决于电路过去的状态。这是实现计数器、寄存器、存储器乃至整个CPU中央控制单元的基础。实现记忆功能的核心元件是触发器。4.1 触发器记忆的细胞触发器是一种能存储1位二进制数0或1的基本单元。最常用的是D触发器和JK触发器。D触发器功能最简单直接。在时钟信号通常是上升沿或下降沿到来的瞬间它将数据输入端D的值“锁存”并输出到Q端直到下一个有效时钟沿到来。你可以把它想象成一个在特定时刻拍照的快门拍下D的值并保存起来。特性表以上升沿触发为例时钟CLK数据D输出Q (次态)↑00↑11其他X保持原态JK触发器功能更全面可以灵活地实现置0、置1、保持和翻转取反功能。它有两个控制端J和K。特性表以上升沿触发为例CLKJKQ (次态)功能↑00Q保持↑010置0↑101置1↑11Q̅翻转关键概念时钟。时序电路的动作需要“步调一致”这个步调就是时钟信号。它是一个周期性的方波。边沿触发上升沿或下降沿让所有触发器在同一时刻同步改变状态这是数字系统稳定工作的关键。异步电路各部件自己干自己的极易产生混乱的“竞争-冒险”现象。4.2 寄存器与计数器触发器的直接应用寄存器将多个D触发器并联共用同一个时钟和控制信号就能存储一个多位二进制数这就是寄存器。比如一个8位寄存器可以暂存一个字节的数据。它是CPU中暂存数据的重要部件。计数器将多个触发器以特定方式连接使它们的状态在时钟作用下按一定规律变化就能实现计数功能。例如用4个JK触发器可以构成一个4位二进制加法计数器从0000计到11110-15然后循环。实操心得学习时序逻辑一定要用波形图来分析。在纸上或仿真软件里画出时钟、输入和各触发器输出的波形时间轴对齐观察状态是如何随着时钟边沿传递和变化的。这比单纯看真值表或状态表直观得多。很多时序逻辑的错误比如 setup/hold time 违规数据在时钟边沿前后不稳定只有看波形图才能发现。4.3 有限状态机时序逻辑的设计灵魂有限状态机是描述和设计时序逻辑系统的强大工具。它抽象出系统的几个“状态”并规定在什么“条件”下从当前状态“转移”到下一个状态同时产生什么“输出”。设计步骤状态定义用文字描述系统有哪些不同的“模式”或“阶段”。画状态转移图用圆圈表示状态箭头表示转移箭头上标注转移条件。状态编码给每个状态分配一个二进制代码如00 01 10 11。列状态转移表类似真值表列出当前状态、输入、次态和输出。为触发器和输出端推导逻辑方程。画电路图。举例一个简单的自动售货机控制器只卖一种3元商品。投币口识别1元硬币。初始状态为“空闲”。投入1元进入“已投1元”状态再投1元进入“已投2元”再投1元则“出货”并“找零0元”然后回到“空闲”。如果投入的是2元硬币假设有识别则从“空闲”直接到“已投2元”。这个例子就包含了状态空闲、1元、2元、出货、输入投币1元、投币2元、复位、输出出货信号、找零信号。用状态机来设计逻辑会非常清晰。5. 硬件描述语言与仿真进入现代数字设计当电路变得复杂时用原理图手动连接门和触发器几乎是不可能的。这就引入了硬件描述语言最主流的是VHDL和Verilog。它们允许你像写程序一样描述硬件电路的行为和结构然后由EDA工具自动综合出门级网表甚至直接生成用于FPGA或ASIC制造的版图。5.1 一个简单的Verilog例子与门module and_gate ( input wire a, input wire b, output wire y ); assign y a b; // 连续赋值语句描述了组合逻辑 endmodule这段代码描述了一个两输入与门。module定义了一个模块类似电路图中的一个方块input/output声明了端口assign语句则直接描述了输出y是输入a和b进行“与”运算的结果。5.2 仿真测试平台验证你的设计写好了硬件描述代码怎么知道它对不对这就需要编写测试平台。测试平台也是用Verilog写的但它描述的是给被测试模块施加什么样的激励信号输入波形并检查其输出是否符合预期。timescale 1ns/1ps // 定义时间单位 module tb_and_gate; // 声明连接线 reg a, b; // reg类型在测试中常用于驱动输入 wire y; // wire类型用于连接输出 // 实例化被测试模块 and_gate uut (.a(a), .b(b), .y(y)); // 生成测试激励 initial begin a 0; b 0; #10; // 初始值等待10个时间单位 a 0; b 1; #10; a 1; b 0; #10; a 1; b 1; #10; $finish; // 结束仿真 end // 监控输出可选在仿真器中查看波形 initial begin $monitor(Time%t, a%b, b%b, y%b, $time, a, b, y); end endmodule运行仿真你可以看到在命令行打印的日志或者更直观地在仿真工具如ModelSim Vivado Simulator中查看波形图确认y的信号是否始终等于a b。经验之谈学习HDL一定要仿真先行。不要写完代码就急着烧录到FPGA板子上。通过仿真你可以快速、低成本地遍历各种输入情况尤其是边界情况和异常情况确保逻辑正确。仿真波形图是你的最佳调试工具。我早期很多bug都是通过仔细看仿真波形发现的比如信号延迟没处理好导致的“毛刺”或者状态机在某个条件下进入了未定义状态。6. 从理论到实践工具链与实验平台纸上得来终觉浅数字逻辑尤其如此。不动手很多概念永远是模糊的。6.1 软件仿真工具对于纯理论学习和小型设计软件仿真足够了。Logisim经典的数字电路教学仿真软件图形化界面拖拽门电路连线即可非常适合初学者直观理解电路原理。Digital(或类似开源工具)比Logisim更现代功能也更强大一些。专业EDA工具的仿真器如Xilinx Vivado或Intel Quartus Prime自带的仿真器。当你开始学习Verilog时就必须接触它们了。它们功能强大可以完成从行为级到门级甚至包含时序延迟的精确仿真。6.2 硬件实验平台要让代码跑在真实的硬件上你需要以下步骤和平台综合与实现EDA工具如Vivado将你的Verilog代码“翻译”成目标芯片FPGA内部的基本逻辑单元如查找表、触发器的连接关系并布局布线。生成比特流文件这个文件包含了配置FPGA内部逻辑的全部信息。烧录通过JTAG或其它接口将比特流文件下载到FPGA芯片中。硬件平台选择入门级FPGA开发板如Basys 3Nexys A7等。它们价格适中集成了FPGA芯片、时钟、开关、LED、数码管、VGA接口等常用外设配套教程丰富是学习的不二之选。自制面包板电路对于最基础的组合及时序电路使用74系列TTL或CMOS芯片用面包板、杜邦线、电源和几个芯片来搭建感受最原始的硬件连接成就感很强。但规模稍大就会变得混乱不堪适合验证基本概念。踩坑实录上板调试仿真通过了烧录到板子上灯却不亮或者行为怪异。这是最考验人的阶段。我的排查思路通常是检查约束文件这是新手最常出错的地方。你的Verilog代码里的input clk信号到底对应开发板上哪个物理引脚约束文件就是用来定义这些映射关系的。引脚号写错信号根本进不来。检查时钟用示波器或逻辑分析仪如果板子有也可以把时钟信号接到一个LED上闪烁确认时钟信号是否真的到达了FPGA引脚频率是否正确。简化测试先不跑整个复杂设计而是写一个最简单的测试程序比如让一个LED随着拨码开关变化。如果这个都不行那肯定是硬件连接或约束文件等基础问题。内部逻辑分析利用Vivado的ILA核可以像软件调试设断点一样在FPGA运行时抓取内部信号的波形。这是调试复杂设计的终极利器。问题往往出在某个状态机的状态跳转不对或者某个计数器的值没清零通过ILA可以一目了然。数字逻辑电路的学习是一个从抽象到具体再从具体回归抽象的过程。开始时你会纠结于一个个门电路和触发器然后你用HDL在更高的层次上描述系统最后你又要回到时序分析、时钟域、信号完整性等底层问题上来优化设计。这条路上充满了挑战但每当你的设计在板子上按照预期跑起来的那一刻所有的调试和思考都变得无比值得。记住多动手多仿真多看波形从错误中学习是掌握这门艺术的最佳途径。
