2——ATLAS：模板约束 LLM Agent 实现可靠的 SAR ADC 自动化设计)
论文精读ATLAS —— 模板约束 LLM Agent 实现可靠的 SAR ADC 自动化设计论文标题: Towards Reliable AI-Assisted Analog Design: Template-Constrained LLM Agents for SAR ADC Generation论文地址: https://arxiv.org/abs/2607.14165作者单位: Massachusetts Institute of Technology (MIT)发表时间: 2026年7月15日背景知识在深入解读 ATLAS 之前有必要先厘清几个核心概念。什么是 SAR ADCSAR ADCSuccessive Approximation Register ADC逐次逼近型模数转换器是混合信号集成电路中的关键组件通过逐次比较输入电压与 DAC 输出电压完成模数转换。它由采样保持电路、比较器、电容 DAC 阵列capdac和 SAR 控制逻辑四大核心组件构成广泛应用于低功耗、中高速场景。什么是 Analog EDA 的刚性约束与数字 EDA 不同模拟电路设计受连续域物理定律支配电压、电流、电容、电阻的精确关系拓扑结构与器件尺寸强耦合。一个错误的晶体管连接如门极短路到地或错误的节点合并会导致整个电路功能失效且错误无法在编译期捕获必须通过昂贵的 SPICE 仿真验证。什么是 Template-Constrained Generation不同于让 LLM 从零生成完整网表ATLAS 引入了一种组件级模板约束机制LLM 从预 curated 的专家模板库如 StrongArm 锁存器、Miyahara 比较器、split-capacitor DAC 等中选择最适合当前指标的模板并在此基础上进行结构性修改。这既保留了 LLM 的迭代灵活性又将搜索空间限制在物理可行的区域内。什么是 ATLASATLASAgentic Template-constrained LLM-based ADC Synthesizer是一个端到端的多步 LLM Agent 框架将 SAR ADC 设计分解为专家知识锚定 → 网表生成 → 尺寸优化三个阶段通过多个专用 Agent 协作和仿真反馈闭环实现可验证的模拟电路自动化设计。一、背景模拟电路设计从手工直觉到可靠自动化的鸿沟1.1 为什么模拟 EDA 是 AI 自动化中最棘手的环节LLM 在软件代码生成、逻辑综合和数字 HDL 生成上已展现出变革性能力但模拟 EDA 的自动化面临一个根本矛盾物理约束的刚性模拟电路受连续域物理定律约束与离散数字逻辑或软件代码有本质区别。一个语法正确的网表可能包含物理上不可行的连接如输入信号接到晶体管漏极、时钟偏置管永久接地。数据稀缺与专有性模拟设计数据高度专有开源网表和性能数据极少主流 LLM 缺乏足够的模拟电路训练数据导致领域知识严重匮乏。幻觉代价极高软件代码中的错误可快速调试修复模拟电路中的幻觉hallucination会产生连锁 ripple 效应导致整个芯片失效。论文 Figure 2-4 展示了 GPT-4o、Gemini、DeepSeek 甚至微调模型在生成比较器网表时的致命错误。组件强耦合SAR ADC 的比较器、capdac、SAR 逻辑之间存在复杂的电气接口和时序依赖端到端生成对人类专家都极为困难对 LLM 更是几乎不可能。因此将 LLM 用于模拟 EDA 不是简单的代码生成问题而是在刚性物理约束、数据稀缺和幻觉高风险三重压力下的可靠工程问题。1.2 现有自动化方法的天花板现有工作可分为三类但都存在结构性局限传统 CAD 与优化方法基于解析方程、贝叶斯优化BO或强化学习RL的电路尺寸调整方法。这些方法本质上是对固定拓扑的优化器无法跨架构泛化也不具备生成新拓扑的能力。模板编译器OpenSAR 等使用预定义的系统级模板自动化布局组装。虽然可靠但灵活性极差难以适应不同的性能指标和工艺节点。直接 LLM 提示与微调模型通用 LLM 直接生成网表会产生严重幻觉Figure 2a门极短路、输入接漏极Figure 2b节点未连接、中间节点缺失多模态 LLM 从电路图生成网表时 PMOS/NMOS 分类错误Figure 37PMOS/4NMOS 误分为 3PMOS/8NMOS微调模型在分布外数据上泛化能力差且难以通过文本反馈修正Figure 4。现有 Agent 工作AnalogCoder、AmpAgent、LADAC仅探索了放大器、振荡器等简单模拟电路未触及 SAR ADC 这类复杂混合信号系统。这些方法的共同盲区是它们要么缺乏灵活性固定拓扑/模板要么缺乏可靠性开放生成导致幻觉。ATLAS 的目标正是跨越这一鸿沟——在保持灵活性的同时通过专家知识锚定和模板约束确保物理可靠性。二、核心创新专家知识锚定 模板约束双翼生成 多 Agent 闭环验证ATLAS 的技术精髓可以概括为将 SAR ADC 设计解耦为三阶段流水线用专家知识锚定 LLM 的规划与选择以模板约束双翼机制防止幻觉通过多 Agent 协作和仿真反馈实现闭环验证。2.1 三阶段 Agentic 框架从知识 Grounding 到网表生成再到尺寸优化ATLAS 将复杂的 SAR ADC 设计分解为三个阶段Figure 1Stage 1: Grounding in Expert KnowledgeInformation Aggregation从开源科学论文基于 Murmann ADC 数据库中聚合 SAR ADC 相关文献经人工专家筛选后由 LLM 生成每篇论文的电路级摘要技术节点、SNDR、功耗、采样率等。RAG-based Planning基于用户输入指标ENOB、SINAD、SFDR、THD、功耗、采样率等使用 k-NNk5在 min-max 归一化特征空间中检索最相似的论文。Planner LLM 结合检索到的 top-k 论文摘要和目标指标生成一个锚定在专家知识上的高层次设计方案Figure 8包括架构选择同步/异步、组件选型建议和职责分配。Stage 2: Netlist Generation双翼结构Figure 6这是 ATLAS 最核心的阶段采用激进尝试 保守兜底的双翼策略Wing 1: Grounded Zero-shot GenerationGenerator LLM 基于 Stage 1 的专家知识和输入指标从零生成组件网表。生成后通过Rule-based Verification Engine检查简单启发式规则连接参数匹配、单节点警告等Generator 根据反馈迭代修改。这一翼非常自由允许 LLM 添加自定义组件但可能放大错误。Wing 2: Template-Constrained GenerationFallback若 Wing 1 检测到不可修复的错误自动触发兜底机制。Selector LLM 从预 curated 的模板库中为每个组件比较器、DAC、SAR 逻辑选择最佳模板。模板库包含 StrongArm latch、Miyahara comparator、标准二进制加权电容阵列、split-capacitor 阵列等每个模板附带文本摘要和元信息。Selector 还可对模板进行 minor modifications 以适应指标。Integration Testbench CreationIntegrator LLM 将各组件网表拼接为完整 SAR ADC添加必要的门控/开关和高层抽象。Bit Modifier LLM 根据目标位数调整网表如 8bit → 10bit。Testbench Creator LLM 基于模板生成测试平台经人工专家验证后执行 SPICE 仿真。若仿真报错Debugger LLM 自动修正网表形成闭环。Stage 3: Netlist Sizing and OptimizationSizer LLM从最终网表中提取可优化参数晶体管长度/宽度/ fingers、电容单位值等并基于先验专家知识设定搜索范围。Sizer 编写完整优化脚本调用外部多目标贝叶斯优化器BoTorchSobol 初始化qParEGO 批量期望改进迭代搜索。优化结果返回后Sizer 更新参数集和搜索范围进行多轮迭代最终输出尺寸化网表。2.2 模板约束生成从零样本幻觉到结构化创新Template-Constrained Generation 的核心设计区别于传统模板方法组件级而非系统级传统模板编译器使用固定的系统级拓扑ATLAS 的模板是组件级的允许跨组件重组如 Miyahara 比较器 split-capacitor DAC 自定义 SAR 逻辑具有更强通用性。元信息驱动选择每个模板附带详细的文本摘要和性能特征Figure 9Selector LLM 的决策基于结构化元信息而非对网表代码的直接理解这对复杂电路至关重要。物理可行性保障模板本身经过验证LLM 只能在模板允许的拓扑空间内修改从根本上防止了门极接地等物理不可能配置的出现。渐进式灵活性允许 Selector 对模板进行 minor modifications如调整位数、修改开关逻辑在约束与创新之间取得平衡。2.3 多 Agent 闭环与基于规则的验证ATLAS 建立了严格的多层验证管道Rule-based Verification在 Wing 1 中简单的启发式规则引擎检查网表的基础物理合法性连接匹配、悬空节点等为 Generator 提供即时反馈。SPICE Simulation FeedbackTestbench Creator 生成的测试平台经 Spectre 仿真后任何错误/警告传递给 Debugger LLM 进行修正循环直至仿真通过。Human-in-the-loop测试平台的正确性和最终指标报告经人工专家验证确保物理可信度。Budget-Matched SizingStage 3 的优化在固定计算预算下进行防止用更多算力换精度的作弊策略。三、实验验证从 8-bit 低功耗 SAR ADC 到跨工艺/跨指标泛化3.1 主实验GPDK-45nm 8-bit 低功耗 SAR ADC 端到端生成论文在 Cadence GPDK-45nm 工艺节点上使用 Cadence Spectre 进行仿真。输入指标与实现结果对比如下指标目标 (Target)实现 (Achieved)ENOB7.57.59SINAD45 dB47.5 dBSFDR50 dB55.6 dBTHD-50 dB-51.5 dBPower8 μW6 μW所有指标均达标功耗甚至优于目标 25%。Stage 1 的 Planner 选择了同步 SAR 架构、split-capacitor DAC和Miyahara 低噪声动态比较器Figure 8。Wing 1 的零生成尝试出现错误fallback 到 Wing 2 的模板约束生成后成功。这证明了 ATLAS 在端到端自动化和物理可靠性上的可行性。3.2 与直接 LLM 提示的定性对比论文通过大量案例定性展示了直接提示的局限性GPT-4o 生成 Double-Tail ComparatorFigure 2a输入晶体管门极 tied 在一起丧失差分能力、差分输入接到漏极、输出接到晶体管门极、时钟偏置 NMOS 门极永久接地永远无法导通。Gemini 3.1 / ChatGPT Plus 生成 Miyahara ComparatorFigure 2bGemini 出现未连接节点node_latchP/NChatGPT Plus 缺失中间节点将其合并到输出节点导致逻辑错误。多模态 GPT-4o 从电路图生成网表Figure 3PMOS/NMOS 数量分类错误7/4 误分为 3/8Vin/- 连接错误应接门极却接到漏极。微调模型Figure 4在分布外测试上完全缺失晶体管 M9交叉耦合连接错误M7-M8 短路。ATLAS 通过模板约束 专家 grounding 规则验证的三重机制系统性地规避了上述所有幻觉模式。3.3 模板选择决策的解剖Selector LLM 的推理过程以 8-bit SAR ADC 为例Selector LLM 的决策展现了基于元信息的理性推理Figure 9Comparator 选择“Miyahara Low-Noise Dynamic Comparator 非常适合低功耗、高效率目标。其极低噪声和高速性能与目标 SNDR 和 SFDR 指标对齐出色的 kickback 隔离支持同步设计需求功耗效率匹配低功耗约束。”DAC 选择“Split-Capacitor DAC 显著降低功耗和芯片面积支持同步设计目标的高速建立时间。虽然需要谨慎布局以抑制寄生效应但其在功耗和面积效率上的优势使其成为低功耗同步 SAR ADC 的最佳选择。”这些选择不是 LLM 的臆测而是基于 Stage 1 检索到的专家论文摘要和模板元信息的grounded 决策。3.4 泛化实验跨工艺节点、跨输入指标、跨位数修改跨工艺节点Table 2将 GPDK-45nm 生成的 8-bit ADC 迁移至 TSMC 65nm使用本地优化器重新尺寸化防止 foundry 数据泄露。指标目标实现ENOB7.57.82SINAD45 dB48.8 dBSFDR50 dB56.5 dBPower8 μW5.7 μW未经工艺特定优化直接迁移后性能全面达标证明跨工艺泛化能力。跨输入指标Table 3生成 4-bit 异步 SAR ADCfs20MHz。指标目标实现ENOB3.73.86SINAD24 dB25 dBSFDR31.5 dB33.6 dBPower25 μW21.1 μWSelector 自动选择更简单的模板标准 bottom-plate capdac低分辨率无需电容缩放、StrongArm latch4-bit 下 kickback 噪声不关键且速度更高。ATLAS 还主动移除了 bootstrap switch 中的并联晶体管以降低 THD验证通过。跨位数修改Table 4, Figure 10将 8-bit 模板扩展为 10-bitfs2.5MHz测试 Bit Modifier Agent。指标目标实现ENOB9.58.93SINAD58 dB55.5 dBPower7.5 μW6.1 μWBit Modifier 正确扩展了 capdac 阵列桥接电容从 (16/15)C 变为 (32/31)CFigure 10。虽然 10-bit 未完全达标ENOB 8.93 vs 9.5但在模板原仅为 8-bit 设计的前提下接近 9 ENOB 已证明了位修改的 pattern-matching 推理能力。四、学术洞见ATLAS 揭示了哪些深层规律洞见一模拟 EDA 中的约束即创造力ATLAS 证明在模拟电路设计中约束不仅不限制创造力反而是防止幻觉、确保可靠性的前提。Template-Constrained Generation 通过将 LLM 的搜索空间限制在物理可行的专家模板内反而实现了跨工艺、跨指标的有效泛化。这与数字 EDA 中越高抽象越好的逻辑相反——模拟 EDA 需要越 grounded 越好。开放生成在物理领域的失败不是 LLM 不够强而是连续域物理约束的搜索空间与离散代码空间存在本质错配。洞见二多步分解是复杂物理系统 Agent 设计的必要脚手架ATLAS 将 SAR ADC 设计分解为知识 grounding → 网表生成 → 尺寸优化三步并在网表生成中进一步分解为组件选择 → 拼接 → 位修改 → 测试平台。这种分解不是简单的流水线而是信用分配credit assignment机制——当仿真失败时Debugger 知道修正网表当指标不达标时Sizer 知道调整参数当位数不匹配时Bit Modifier 负责缩放。直接端到端生成在模拟电路中不可行因为错误无法归因而多步分解使每个 Agent 的责任边界清晰。洞见三专家知识是模拟 AI 的数据倍增器在数据稀缺的模拟领域ATLAS 通过 RAG 引入开源科学论文作为专家知识用 LLM 生成摘要和设计方案。这揭示了一个重要规律在专有数据受限的领域结构化的人类知识论文、模板、设计规则比原始数据更有价值。RAG 不仅提供上下文更是将 LLM 从通用代码生成器转化为领域专家的关键。模板库中的元信息文本摘要、适用场景、性能特征是 Selector 做出理性决策的基础缺少元信息的纯代码模板对 LLM 几乎无用。五、局限性与未来方向论文坦诚讨论了以下局限模板库规模有限当前模板库基于开源数据和人工整理仅覆盖 SAR ADC 的基本组件。更复杂的混合信号系统需要更大、更多样的模板库。布局未考虑当前工作仅涉及原理图schematic未涉及物理布局layout。模拟电路的性能高度依赖布局寄生参数这是端到端自动化缺失的关键一环。大位数修改的局限10-bit 扩展未完全达标ENOB 8.93 vs 9.5说明跨大位数范围的模板修改仍有提升空间。LLM 能力依赖框架依赖 GPT-4o 的推理能力虽然通过约束降低了要求但更强模型可能进一步减少对模板的依赖。优化器外部依赖Stage 3 中 Sizer LLM 主要起参数提取和脚本编写作用真正的优化由外部贝叶斯优化器完成LLM 在数值优化中的参与度有限。未来方向包括扩展模板库覆盖 Pipeline ADC、Sigma-Delta ADC 等更复杂架构以及电源管理、射频等更广泛的模拟模块。布局感知综合Layout-aware Synthesis将寄生效应、匹配约束和版图规则纳入设计闭环实现真正的物理设计自动化。渐进式去模板化利用更强 LLM 的推理能力逐步从模板选择修改向受约束的零生成演进在保持可靠性的同时提升灵活性。跨项目进化记忆建立设计模式档案库在不同项目间复用成功的模板修改策略和参数范围经验。六、核心思想总结与可借鉴点ATLAS 的核心思想可以用一句话概括不要把模拟电路设计当成无约束的代码生成问题而要把它当成专家知识锚定、模板约束、仿真验证闭环的可靠工程问题通过多步分解和多 Agent 协作在物理刚性约束下实现可泛化的自动化设计。这个原则背后是三层可迁移的方法论专家知识锚定用 RAG 引入科学文献将 LLM 的生成空间锚定在物理可行的专家经验上。模板约束双翼组件级模板库提供物理安全边界零生成尝试 模板兜底确保创新性与可靠性并存。仿真闭环验证规则检查、SPICE 仿真、Debugger 修正形成硬约束过滤任何 LLM 输出都必须通过物理验证。对研究者的借鉴模板约束是物理领域 LLM 应用的安全护栏在物理约束刚性、错误代价高的领域如模拟电路、药物分子、机械结构开放生成必然导致幻觉。组件级模板库 选择修改机制是比零生成更务实的路径。RAG 专家知识是数据稀缺领域的核心策略当领域数据无法大规模开源时用 RAG 引入科学文献和结构化知识比单纯依赖模型参数知识更可靠。关键是将非结构化论文转化为结构化的设计决策依据。多 Agent 分解必须伴随验证闭环每个 Agent 的输出都需要可执行的验证机制规则检查、仿真、优化否则多 Agent 只是增加了幻觉的传递环节。ATLAS 的 Wing 1 → Wing 2 fallback 机制是防止级联错误的有效设计。对工程师的借鉴双翼生成激进 保守是可靠的系统设计模式ATLAS 的 Wing 1零生成和 Wing 2模板约束构成 fallback 机制。在实际工程中始终为 LLM 的创意准备一条保守但可靠的退路避免单点故障导致系统崩溃。元信息meta-information是模板库的关键模板不仅要包含代码/网表还要包含文本摘要、适用场景、性能特征、设计权衡否则 LLM 无法做出明智选择。模板库的价值 50% 在代码50% 在元信息。仿真反馈是模拟 EDA 的ground truth无论 LLM 生成多么合理的网表最终必须通过 SPICE 仿真验证。将仿真日志自动传递给 Debugger LLM 形成闭环是实际落地必备。人工专家在测试平台验证中的介入是当前阶段保证可信度的必要成本。ATLAS 通过将 SAR ADC 设计从开放生成转变为专家知识锚定、模板约束、多 Agent 协作的可靠范式在严格的物理约束下成功实现了跨工艺节点、跨输入指标、跨位数的端到端自动化设计为 LLM 辅助模拟 EDA 建立了从知识 grounding 到仿真验证的完整工程基础证明了约束即创造力在物理 AI 领域的深刻价值。
论文精读ATLAS —— 模板约束 LLM Agent 实现可靠的 SAR ADC 自动化设计论文标题: Towards Reliable AI-Assisted Analog Design: Template-Constrained LLM Agents for SAR ADC Generation论文地址: https://arxiv.org/abs/2607.14165作者单位: Massachusetts Institute of Technology (MIT)发表时间: 2026年7月15日背景知识在深入解读 ATLAS 之前有必要先厘清几个核心概念。什么是 SAR ADCSAR ADCSuccessive Approximation Register ADC逐次逼近型模数转换器是混合信号集成电路中的关键组件通过逐次比较输入电压与 DAC 输出电压完成模数转换。它由采样保持电路、比较器、电容 DAC 阵列capdac和 SAR 控制逻辑四大核心组件构成广泛应用于低功耗、中高速场景。什么是 Analog EDA 的刚性约束与数字 EDA 不同模拟电路设计受连续域物理定律支配电压、电流、电容、电阻的精确关系拓扑结构与器件尺寸强耦合。一个错误的晶体管连接如门极短路到地或错误的节点合并会导致整个电路功能失效且错误无法在编译期捕获必须通过昂贵的 SPICE 仿真验证。什么是 Template-Constrained Generation不同于让 LLM 从零生成完整网表ATLAS 引入了一种组件级模板约束机制LLM 从预 curated 的专家模板库如 StrongArm 锁存器、Miyahara 比较器、split-capacitor DAC 等中选择最适合当前指标的模板并在此基础上进行结构性修改。这既保留了 LLM 的迭代灵活性又将搜索空间限制在物理可行的区域内。什么是 ATLASATLASAgentic Template-constrained LLM-based ADC Synthesizer是一个端到端的多步 LLM Agent 框架将 SAR ADC 设计分解为专家知识锚定 → 网表生成 → 尺寸优化三个阶段通过多个专用 Agent 协作和仿真反馈闭环实现可验证的模拟电路自动化设计。一、背景模拟电路设计从手工直觉到可靠自动化的鸿沟1.1 为什么模拟 EDA 是 AI 自动化中最棘手的环节LLM 在软件代码生成、逻辑综合和数字 HDL 生成上已展现出变革性能力但模拟 EDA 的自动化面临一个根本矛盾物理约束的刚性模拟电路受连续域物理定律约束与离散数字逻辑或软件代码有本质区别。一个语法正确的网表可能包含物理上不可行的连接如输入信号接到晶体管漏极、时钟偏置管永久接地。数据稀缺与专有性模拟设计数据高度专有开源网表和性能数据极少主流 LLM 缺乏足够的模拟电路训练数据导致领域知识严重匮乏。幻觉代价极高软件代码中的错误可快速调试修复模拟电路中的幻觉hallucination会产生连锁 ripple 效应导致整个芯片失效。论文 Figure 2-4 展示了 GPT-4o、Gemini、DeepSeek 甚至微调模型在生成比较器网表时的致命错误。组件强耦合SAR ADC 的比较器、capdac、SAR 逻辑之间存在复杂的电气接口和时序依赖端到端生成对人类专家都极为困难对 LLM 更是几乎不可能。因此将 LLM 用于模拟 EDA 不是简单的代码生成问题而是在刚性物理约束、数据稀缺和幻觉高风险三重压力下的可靠工程问题。1.2 现有自动化方法的天花板现有工作可分为三类但都存在结构性局限传统 CAD 与优化方法基于解析方程、贝叶斯优化BO或强化学习RL的电路尺寸调整方法。这些方法本质上是对固定拓扑的优化器无法跨架构泛化也不具备生成新拓扑的能力。模板编译器OpenSAR 等使用预定义的系统级模板自动化布局组装。虽然可靠但灵活性极差难以适应不同的性能指标和工艺节点。直接 LLM 提示与微调模型通用 LLM 直接生成网表会产生严重幻觉Figure 2a门极短路、输入接漏极Figure 2b节点未连接、中间节点缺失多模态 LLM 从电路图生成网表时 PMOS/NMOS 分类错误Figure 37PMOS/4NMOS 误分为 3PMOS/8NMOS微调模型在分布外数据上泛化能力差且难以通过文本反馈修正Figure 4。现有 Agent 工作AnalogCoder、AmpAgent、LADAC仅探索了放大器、振荡器等简单模拟电路未触及 SAR ADC 这类复杂混合信号系统。这些方法的共同盲区是它们要么缺乏灵活性固定拓扑/模板要么缺乏可靠性开放生成导致幻觉。ATLAS 的目标正是跨越这一鸿沟——在保持灵活性的同时通过专家知识锚定和模板约束确保物理可靠性。二、核心创新专家知识锚定 模板约束双翼生成 多 Agent 闭环验证ATLAS 的技术精髓可以概括为将 SAR ADC 设计解耦为三阶段流水线用专家知识锚定 LLM 的规划与选择以模板约束双翼机制防止幻觉通过多 Agent 协作和仿真反馈实现闭环验证。2.1 三阶段 Agentic 框架从知识 Grounding 到网表生成再到尺寸优化ATLAS 将复杂的 SAR ADC 设计分解为三个阶段Figure 1Stage 1: Grounding in Expert KnowledgeInformation Aggregation从开源科学论文基于 Murmann ADC 数据库中聚合 SAR ADC 相关文献经人工专家筛选后由 LLM 生成每篇论文的电路级摘要技术节点、SNDR、功耗、采样率等。RAG-based Planning基于用户输入指标ENOB、SINAD、SFDR、THD、功耗、采样率等使用 k-NNk5在 min-max 归一化特征空间中检索最相似的论文。Planner LLM 结合检索到的 top-k 论文摘要和目标指标生成一个锚定在专家知识上的高层次设计方案Figure 8包括架构选择同步/异步、组件选型建议和职责分配。Stage 2: Netlist Generation双翼结构Figure 6这是 ATLAS 最核心的阶段采用激进尝试 保守兜底的双翼策略Wing 1: Grounded Zero-shot GenerationGenerator LLM 基于 Stage 1 的专家知识和输入指标从零生成组件网表。生成后通过Rule-based Verification Engine检查简单启发式规则连接参数匹配、单节点警告等Generator 根据反馈迭代修改。这一翼非常自由允许 LLM 添加自定义组件但可能放大错误。Wing 2: Template-Constrained GenerationFallback若 Wing 1 检测到不可修复的错误自动触发兜底机制。Selector LLM 从预 curated 的模板库中为每个组件比较器、DAC、SAR 逻辑选择最佳模板。模板库包含 StrongArm latch、Miyahara comparator、标准二进制加权电容阵列、split-capacitor 阵列等每个模板附带文本摘要和元信息。Selector 还可对模板进行 minor modifications 以适应指标。Integration Testbench CreationIntegrator LLM 将各组件网表拼接为完整 SAR ADC添加必要的门控/开关和高层抽象。Bit Modifier LLM 根据目标位数调整网表如 8bit → 10bit。Testbench Creator LLM 基于模板生成测试平台经人工专家验证后执行 SPICE 仿真。若仿真报错Debugger LLM 自动修正网表形成闭环。Stage 3: Netlist Sizing and OptimizationSizer LLM从最终网表中提取可优化参数晶体管长度/宽度/ fingers、电容单位值等并基于先验专家知识设定搜索范围。Sizer 编写完整优化脚本调用外部多目标贝叶斯优化器BoTorchSobol 初始化qParEGO 批量期望改进迭代搜索。优化结果返回后Sizer 更新参数集和搜索范围进行多轮迭代最终输出尺寸化网表。2.2 模板约束生成从零样本幻觉到结构化创新Template-Constrained Generation 的核心设计区别于传统模板方法组件级而非系统级传统模板编译器使用固定的系统级拓扑ATLAS 的模板是组件级的允许跨组件重组如 Miyahara 比较器 split-capacitor DAC 自定义 SAR 逻辑具有更强通用性。元信息驱动选择每个模板附带详细的文本摘要和性能特征Figure 9Selector LLM 的决策基于结构化元信息而非对网表代码的直接理解这对复杂电路至关重要。物理可行性保障模板本身经过验证LLM 只能在模板允许的拓扑空间内修改从根本上防止了门极接地等物理不可能配置的出现。渐进式灵活性允许 Selector 对模板进行 minor modifications如调整位数、修改开关逻辑在约束与创新之间取得平衡。2.3 多 Agent 闭环与基于规则的验证ATLAS 建立了严格的多层验证管道Rule-based Verification在 Wing 1 中简单的启发式规则引擎检查网表的基础物理合法性连接匹配、悬空节点等为 Generator 提供即时反馈。SPICE Simulation FeedbackTestbench Creator 生成的测试平台经 Spectre 仿真后任何错误/警告传递给 Debugger LLM 进行修正循环直至仿真通过。Human-in-the-loop测试平台的正确性和最终指标报告经人工专家验证确保物理可信度。Budget-Matched SizingStage 3 的优化在固定计算预算下进行防止用更多算力换精度的作弊策略。三、实验验证从 8-bit 低功耗 SAR ADC 到跨工艺/跨指标泛化3.1 主实验GPDK-45nm 8-bit 低功耗 SAR ADC 端到端生成论文在 Cadence GPDK-45nm 工艺节点上使用 Cadence Spectre 进行仿真。输入指标与实现结果对比如下指标目标 (Target)实现 (Achieved)ENOB7.57.59SINAD45 dB47.5 dBSFDR50 dB55.6 dBTHD-50 dB-51.5 dBPower8 μW6 μW所有指标均达标功耗甚至优于目标 25%。Stage 1 的 Planner 选择了同步 SAR 架构、split-capacitor DAC和Miyahara 低噪声动态比较器Figure 8。Wing 1 的零生成尝试出现错误fallback 到 Wing 2 的模板约束生成后成功。这证明了 ATLAS 在端到端自动化和物理可靠性上的可行性。3.2 与直接 LLM 提示的定性对比论文通过大量案例定性展示了直接提示的局限性GPT-4o 生成 Double-Tail ComparatorFigure 2a输入晶体管门极 tied 在一起丧失差分能力、差分输入接到漏极、输出接到晶体管门极、时钟偏置 NMOS 门极永久接地永远无法导通。Gemini 3.1 / ChatGPT Plus 生成 Miyahara ComparatorFigure 2bGemini 出现未连接节点node_latchP/NChatGPT Plus 缺失中间节点将其合并到输出节点导致逻辑错误。多模态 GPT-4o 从电路图生成网表Figure 3PMOS/NMOS 数量分类错误7/4 误分为 3/8Vin/- 连接错误应接门极却接到漏极。微调模型Figure 4在分布外测试上完全缺失晶体管 M9交叉耦合连接错误M7-M8 短路。ATLAS 通过模板约束 专家 grounding 规则验证的三重机制系统性地规避了上述所有幻觉模式。3.3 模板选择决策的解剖Selector LLM 的推理过程以 8-bit SAR ADC 为例Selector LLM 的决策展现了基于元信息的理性推理Figure 9Comparator 选择“Miyahara Low-Noise Dynamic Comparator 非常适合低功耗、高效率目标。其极低噪声和高速性能与目标 SNDR 和 SFDR 指标对齐出色的 kickback 隔离支持同步设计需求功耗效率匹配低功耗约束。”DAC 选择“Split-Capacitor DAC 显著降低功耗和芯片面积支持同步设计目标的高速建立时间。虽然需要谨慎布局以抑制寄生效应但其在功耗和面积效率上的优势使其成为低功耗同步 SAR ADC 的最佳选择。”这些选择不是 LLM 的臆测而是基于 Stage 1 检索到的专家论文摘要和模板元信息的grounded 决策。3.4 泛化实验跨工艺节点、跨输入指标、跨位数修改跨工艺节点Table 2将 GPDK-45nm 生成的 8-bit ADC 迁移至 TSMC 65nm使用本地优化器重新尺寸化防止 foundry 数据泄露。指标目标实现ENOB7.57.82SINAD45 dB48.8 dBSFDR50 dB56.5 dBPower8 μW5.7 μW未经工艺特定优化直接迁移后性能全面达标证明跨工艺泛化能力。跨输入指标Table 3生成 4-bit 异步 SAR ADCfs20MHz。指标目标实现ENOB3.73.86SINAD24 dB25 dBSFDR31.5 dB33.6 dBPower25 μW21.1 μWSelector 自动选择更简单的模板标准 bottom-plate capdac低分辨率无需电容缩放、StrongArm latch4-bit 下 kickback 噪声不关键且速度更高。ATLAS 还主动移除了 bootstrap switch 中的并联晶体管以降低 THD验证通过。跨位数修改Table 4, Figure 10将 8-bit 模板扩展为 10-bitfs2.5MHz测试 Bit Modifier Agent。指标目标实现ENOB9.58.93SINAD58 dB55.5 dBPower7.5 μW6.1 μWBit Modifier 正确扩展了 capdac 阵列桥接电容从 (16/15)C 变为 (32/31)CFigure 10。虽然 10-bit 未完全达标ENOB 8.93 vs 9.5但在模板原仅为 8-bit 设计的前提下接近 9 ENOB 已证明了位修改的 pattern-matching 推理能力。四、学术洞见ATLAS 揭示了哪些深层规律洞见一模拟 EDA 中的约束即创造力ATLAS 证明在模拟电路设计中约束不仅不限制创造力反而是防止幻觉、确保可靠性的前提。Template-Constrained Generation 通过将 LLM 的搜索空间限制在物理可行的专家模板内反而实现了跨工艺、跨指标的有效泛化。这与数字 EDA 中越高抽象越好的逻辑相反——模拟 EDA 需要越 grounded 越好。开放生成在物理领域的失败不是 LLM 不够强而是连续域物理约束的搜索空间与离散代码空间存在本质错配。洞见二多步分解是复杂物理系统 Agent 设计的必要脚手架ATLAS 将 SAR ADC 设计分解为知识 grounding → 网表生成 → 尺寸优化三步并在网表生成中进一步分解为组件选择 → 拼接 → 位修改 → 测试平台。这种分解不是简单的流水线而是信用分配credit assignment机制——当仿真失败时Debugger 知道修正网表当指标不达标时Sizer 知道调整参数当位数不匹配时Bit Modifier 负责缩放。直接端到端生成在模拟电路中不可行因为错误无法归因而多步分解使每个 Agent 的责任边界清晰。洞见三专家知识是模拟 AI 的数据倍增器在数据稀缺的模拟领域ATLAS 通过 RAG 引入开源科学论文作为专家知识用 LLM 生成摘要和设计方案。这揭示了一个重要规律在专有数据受限的领域结构化的人类知识论文、模板、设计规则比原始数据更有价值。RAG 不仅提供上下文更是将 LLM 从通用代码生成器转化为领域专家的关键。模板库中的元信息文本摘要、适用场景、性能特征是 Selector 做出理性决策的基础缺少元信息的纯代码模板对 LLM 几乎无用。五、局限性与未来方向论文坦诚讨论了以下局限模板库规模有限当前模板库基于开源数据和人工整理仅覆盖 SAR ADC 的基本组件。更复杂的混合信号系统需要更大、更多样的模板库。布局未考虑当前工作仅涉及原理图schematic未涉及物理布局layout。模拟电路的性能高度依赖布局寄生参数这是端到端自动化缺失的关键一环。大位数修改的局限10-bit 扩展未完全达标ENOB 8.93 vs 9.5说明跨大位数范围的模板修改仍有提升空间。LLM 能力依赖框架依赖 GPT-4o 的推理能力虽然通过约束降低了要求但更强模型可能进一步减少对模板的依赖。优化器外部依赖Stage 3 中 Sizer LLM 主要起参数提取和脚本编写作用真正的优化由外部贝叶斯优化器完成LLM 在数值优化中的参与度有限。未来方向包括扩展模板库覆盖 Pipeline ADC、Sigma-Delta ADC 等更复杂架构以及电源管理、射频等更广泛的模拟模块。布局感知综合Layout-aware Synthesis将寄生效应、匹配约束和版图规则纳入设计闭环实现真正的物理设计自动化。渐进式去模板化利用更强 LLM 的推理能力逐步从模板选择修改向受约束的零生成演进在保持可靠性的同时提升灵活性。跨项目进化记忆建立设计模式档案库在不同项目间复用成功的模板修改策略和参数范围经验。六、核心思想总结与可借鉴点ATLAS 的核心思想可以用一句话概括不要把模拟电路设计当成无约束的代码生成问题而要把它当成专家知识锚定、模板约束、仿真验证闭环的可靠工程问题通过多步分解和多 Agent 协作在物理刚性约束下实现可泛化的自动化设计。这个原则背后是三层可迁移的方法论专家知识锚定用 RAG 引入科学文献将 LLM 的生成空间锚定在物理可行的专家经验上。模板约束双翼组件级模板库提供物理安全边界零生成尝试 模板兜底确保创新性与可靠性并存。仿真闭环验证规则检查、SPICE 仿真、Debugger 修正形成硬约束过滤任何 LLM 输出都必须通过物理验证。对研究者的借鉴模板约束是物理领域 LLM 应用的安全护栏在物理约束刚性、错误代价高的领域如模拟电路、药物分子、机械结构开放生成必然导致幻觉。组件级模板库 选择修改机制是比零生成更务实的路径。RAG 专家知识是数据稀缺领域的核心策略当领域数据无法大规模开源时用 RAG 引入科学文献和结构化知识比单纯依赖模型参数知识更可靠。关键是将非结构化论文转化为结构化的设计决策依据。多 Agent 分解必须伴随验证闭环每个 Agent 的输出都需要可执行的验证机制规则检查、仿真、优化否则多 Agent 只是增加了幻觉的传递环节。ATLAS 的 Wing 1 → Wing 2 fallback 机制是防止级联错误的有效设计。对工程师的借鉴双翼生成激进 保守是可靠的系统设计模式ATLAS 的 Wing 1零生成和 Wing 2模板约束构成 fallback 机制。在实际工程中始终为 LLM 的创意准备一条保守但可靠的退路避免单点故障导致系统崩溃。元信息meta-information是模板库的关键模板不仅要包含代码/网表还要包含文本摘要、适用场景、性能特征、设计权衡否则 LLM 无法做出明智选择。模板库的价值 50% 在代码50% 在元信息。仿真反馈是模拟 EDA 的ground truth无论 LLM 生成多么合理的网表最终必须通过 SPICE 仿真验证。将仿真日志自动传递给 Debugger LLM 形成闭环是实际落地必备。人工专家在测试平台验证中的介入是当前阶段保证可信度的必要成本。ATLAS 通过将 SAR ADC 设计从开放生成转变为专家知识锚定、模板约束、多 Agent 协作的可靠范式在严格的物理约束下成功实现了跨工艺节点、跨输入指标、跨位数的端到端自动化设计为 LLM 辅助模拟 EDA 建立了从知识 grounding 到仿真验证的完整工程基础证明了约束即创造力在物理 AI 领域的深刻价值。
