发布时间:2026/8/4 20:10:02
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// Xilinx FPGA全局时钟缓冲,原生输出正反相时钟,无门延迟 BUFGCE_DIV #(.CE_TYPE("SYNC"),.DIVIDE(1) ) u_bufg (.CE(1b1),.CLR(1b0),.I(clk_in),.O(clk), // 原相时钟.OB(clk_n) // 原生反向时钟,无额外反相延迟 );