1. 项目概述从JK触发器出发的转换艺术在数字电路和时序逻辑设计的世界里触发器Flip-Flop是构成寄存器、计数器乃至整个CPU时序控制的核心记忆单元。其中JK触发器以其功能完备、无禁用状态的特点常被视为一种“通用”或“标准”触发器。然而在实际的芯片选型、库存管理或特定电路优化场景中我们手头可能没有现成的JK触发器或者出于成本、功耗、面积在集成电路设计中称为PPA的考虑需要将基于JK触发器的设计转换为使用其他类型的触发器如SR、D或T触发器来实现。这个“转换”过程远不止是简单的引脚替换它背后是一套严密的逻辑代数推导和电路结构映射是每一位硬件工程师、FPGA开发者乃至电子爱好者都应掌握的基本功。当你拿到一个标着“JK Flip-Flop”的电路图或状态方程时如何将它“翻译”成仅由D触发器构成的电路或者如何用更简单的SR触发器来模拟JK触发器的行为这就是“JK触发器转换”项目要解决的核心问题。它不仅仅是学术练习更具有强烈的工程实践意义。例如在FPGA开发中综合工具内部主要使用D触发器作为基本单元理解JK到D的转换原理有助于你编写出更高效、资源占用更少的硬件描述语言HDL代码。又或者当你需要修复一块老式设备而原型号的JK触发器已经停产时掌握转换方法就能让你用市面上易得的其他触发器型号进行替代。简单来说这个项目就是深入触发器家族的“内部语言”掌握它们之间相互“翻译”的规则。我们将从最根本的特性表Characteristic Table和激励表Excitation Table出发推导出通用的转换逻辑然后逐一攻破JK到SR、D、T的转换实战并探讨其反向转换的可行性。过程中我会分享一些在化简逻辑表达式、选择实现电路结构时的实用技巧和常见“坑点”确保你能不仅理解理论更能动手实现。2. 核心原理特性表、激励表与转换逻辑推导要进行触发器之间的转换我们首先需要一本“字典”这本字典定义了每种触发器自己的“行为语言”以及为了让它表现出另一种触发器的行为我们需要给它什么样的“输入指令”。这就是特性表和激励表的作用。2.1 理解触发器的“母语”特性表特性表描述了触发器在下一个时钟沿到来时其输出Q(next)与当前输入、当前输出Q(current)之间的关系。它是触发器内在功能的定义。我们先回顾一下四种基本触发器的特性表以上升沿触发为例触发器类型输入Q(current)Q(next)功能说明SRS0, R000保持S0, R011保持S1, R00/11置位SetS0, R10/10复位ResetS1, R10/1X禁用不允许JKJ0, K000保持J0, K011保持J1, K00/11置位J0, K10/10复位J1, K101翻转ToggleJ1, K110翻转DD00/10输出等于DD10/11输出等于DTT000保持T011保持T101翻转T110翻转从表中可以清晰看出SR触发器有禁用状态SR1JK触发器在JK1时是翻转功能解决了SR的禁用问题D触发器最简单直接传输数据T触发器是专用的翻转触发器。2.2 学习转换的“指令集”激励表激励表是转换的关键。它回答的问题是当目标触发器我们想用的那种比如D触发器的当前状态是Q我们希望它下一个状态变成Q时需要给它的输入是什么我们以目标触发器的视角来列出激励表状态转换Q - QSR触发器所需输入JK触发器所需输入D触发器所需输入T触发器所需输入0 - 0S0, RX (don‘t care)J0, KXD0T00 - 1S1, R0J1, KXD1T11 - 0S0, R1JX, K1D0T11 - 1SX, R0JX, K0D1T0注意这里的“X”代表无关项Don‘t Care在逻辑化简时非常宝贵可以帮我们得到更简单的表达式。例如对于SR触发器从0-0时只要S0就能保证结果R是0是1无所谓所以RX。这个表是通用的。它不关心我们最终想实现什么功能只描述了每种触发器完成四种基本状态转换所需要的“输入密码”。2.3 建立转换的通用框架现在假设我们有一个用JK触发器源触发器设计的电路其行为由一对输入方程描述J f(Q, X),K g(Q, X)其中X是外部输入。我们想用D触发器目标触发器来实现完全相同的逻辑功能。转换的通用步骤如下列出状态转换真值表基于源触发器JK的输入方程Jf(Q,X),Kg(Q,X)结合JK触发器的特性表计算出在所有可能的当前状态Q和外部输入X的组合下下一个状态Q是什么。这就得到了我们想要实现的“目标行为”描述Q F(Q, X)。应用目标触发器激励表对于上一步真值表中的每一行即每一种(Q, X)组合及其对应的目标Q我们去查目标触发器D的激励表找出要实现这个Q - Q转换需要给D触发器输入什么值。这个值将是D输入的函数记为D h(Q, X)。化简逻辑表达式将步骤2中得到的所有D h(Q, X)的映射关系用卡诺图Karnaugh Map或布尔代数公式进行化简得到最简的D输入逻辑表达式。绘制转换后电路图根据化简后的D表达式用逻辑门与、或、非等组合成组合逻辑电路其输入是原来的外部输入X和当前状态Q从D触发器的Q端反馈回来输出连接到D触发器的D输入端。原来的时钟和复位/置位信号直接连接。这个框架适用于任何源触发器到任何目标触发器的转换。接下来我们就用这个框架进行最经典的JK到D的转换实战你会看到整个过程是如何具体落地的。3. 实战一将JK触发器转换为D触发器这是最常见也最具实用价值的转换因为现代可编程逻辑器件如FPGA的底层单元基本是D触发器。我们通过一个具体例子来演练。假设我们有一个JK触发器其输入逻辑为J A ⊕ QA异或QK A · Q‘A与Q的非我们的目标是用一个D触发器加上外部组合逻辑实现完全相同的状态转移行为。3.1 步骤一推导目标行为Q F(Q, A)首先我们需要知道这个JK触发器电路具体是干什么的。根据给定的J、K方程和JK触发器特性表我们列出状态转换真值表。已知JK特性Q J·Q‘ K‘·Q这是由特性表推导出的特性方程非常重要。将J A⊕Q A·Q‘ A‘·Q和K A·Q‘代入特性方程Q J·Q‘ K‘·Q (A·Q‘ A‘·Q)·Q‘ (A·Q‘)‘·Q (A·Q‘·Q‘ A‘·Q·Q‘) ((A‘Q)·Q) // 注意Q‘·Q‘Q‘, Q·Q‘0, 并使用德摩根定律 (A·Q‘ 0) (A‘·Q Q·Q) A·Q‘ A‘·Q Q // 注意Q·Q Q A·Q‘ (A‘1)·Q // 提取公因子Q A·Q‘ 1·Q // 因为 A‘1 1 A·Q‘ Q所以目标行为是Q A·Q‘ Q。我们也可以通过真值表来验证这样更直观AQJA⊕QKA·Q‘Q (根据JK特性计算)00000 (保持)01101 (置位)10111 (置位? 等等J1,K1是翻转Q从0翻转为1没错)11001 (保持)核对一下当A1Q0时J1 K1 触发器翻转Q从0变为1符合Q 1。这个真值表最后一行Q为1与我们公式Q A·Q‘ Q计算结果一致1·0 1 1。所以我们得到了目标行为Q A·Q‘ Q。这个公式本身已经可以看作是一个D触发器的输入逻辑因为D触发器的特性就是Q D。但别急我们严格按照通用步骤来。3.2 步骤二应用D触发器激励表现在我们有了目标行为对于每一组(A, Q)都有一个确定的期望下一状态Q。 我们查D触发器的激励表要实现Q - Q的转换需要的输入D Q。是的D触发器的激励表非常简单就是D Q。所以我们可以直接写出D输入方程D Q A·Q‘ Q。3.3 步骤三化简逻辑表达式表达式D A·Q‘ Q已经相当简单。我们可以用卡诺图验证是否可进一步化简A 0 1 ------ Q 0 | 0 | 1 | ------ 1 | 1 | 1 | ------卡诺图中Q1的那一行全是1Q0, A1时是1。所以化简结果确实是D Q A·Q‘。也可以写成D A Q。我们来验证一下AQ在(A0,Q0)时为0其他情况为1。而原式A·Q‘Q在(A0,Q0)时为0在(A0,Q1)时为1在(A1,Q0)时为1在(A1,Q1)时为1。两者完全一致。所以更简化的形式是D A Q。实操心得在化简D A·Q‘ Q时利用布尔代数公式A B (A B)(A C)的变形可能不直观。最稳妥的方法是画卡诺图一目了然。A·Q‘ Q的卡诺图明显可以圈出一个“Q”全行和“A·Q‘”那个单独的1合并后就是AQ。记住这个常用等式A·B‘ B A B吸收律。3.4 步骤四绘制转换后电路现在我们用D触发器实现原JK触发器的功能核心部件一个上升沿D触发器。组合逻辑电路输入为外部输入A和当前状态Q从D触发器的Q端引出反馈输出为D。逻辑表达式为D A Q。电路连接A和Q接入一个或门或门的输出连接到D触发器的D输入端。时钟CLK、复位RST等控制信号直接连接。转换完成。现在这个D触发器电路在时钟沿到来时其行为将完全等同于原先那个具有特定J、K输入方程的JK触发器。注意事项在这个例子中转换后的逻辑一个或门比原先的JK输入逻辑异或门、与门、非门更简单。但这并非总是如此。转换的复杂度取决于原始JK逻辑和目标行为。转换过程保证了功能的等价性但不保证电路复杂度最优。有时直接使用JK触发器可能在门级电路上更节省资源。4. 实战二将JK触发器转换为T触发器T触发器翻转触发器结构简单常用于计数器。我们来看如何将一个通用JK触发器转换为T触发器。这里“通用”指的是我们希望构建一个具有标准T触发器功能T0保持T1翻转的电路而JK触发器是现成的组件。这次我们反过来思考我们希望用JK触发器来模拟一个T触发器的行为。也就是说T触发器是“目标行为”JK触发器是“实现工具”。4.1 确定目标行为与查找激励表标准T触发器的特性是Q T⊕Q。即当T1时Q是Q的反当T0时Q等于Q。我们列出T触发器的行为并查找JK触发器的激励表看看需要给JK什么样的输入才能实现这些行为。当前状态 Q目标输入 T期望下一状态 QJK触发器所需输入 (查表2.2)000 (0-0)J0, KX011 (0-1)J1, KX101 (1-1)JX, K0110 (1-0)JX, K14.2 推导J和K的逻辑方程现在我们需要找到J和K与输入T、当前状态Q的函数关系。从上表我们可以分离出J和K的卡诺图。对于J当(Q, T)为(0,0)时J0(0,1)时J1(1,0)和(1,1)时JX无关项。T 0 1 ------ Q 0 | 0 | 1 | ------ 1 | X | X | ------化简这个卡诺图。我们可以利用无关项X来简化。最简的覆盖是J T·Q‘。因为当Q0时J完全由T决定T0则J0T1则J1当Q1时J可以是任意值我们选择最简单的即不依赖于T但为了表达式统一我们观察到T·Q‘在Q1时恒为0而无关项可以取0所以是合法的。更常见的化简结果是J T。让我们验证如果J T那么当(Q0,T0)时J0符合当(Q0,T1)时J1符合当Q1时J可以是T但表中是X所以JT也满足约束。JT比JT·Q‘更简单。所以我们取J T。对于K当(Q, T)为(0,0)和(0,1)时KX(1,0)时K0(1,1)时K1。T 0 1 ------ Q 0 | X | X | ------ 1 | 0 | 1 | ------化简这个卡诺图。当Q1时K完全等于TT0则K0T1则K1当Q0时K是X。最简表达式是K T·Q验证Q1时KT·1T正确Q0时KT·00但表中是X0是X的一个可能值所以也满足。但还有更简单的吗K T验证当(Q1,T0)时K0符合当(Q1,T1)时K1符合当Q0时KT但表中是X所以KT也满足。因此我们同样可以取K T。关键技巧在利用无关项化简时目标是得到最简的表达式而不一定是唯一的表达式。J T和K T是一组非常简洁且对称的解。这意味着将一个JK触发器的J和K输入端短接在一起并共同作为T输入就得到了一个T触发器。4.3 电路实现与验证转换电路极其简单将JK触发器的J端和K端连接在一起。这个共同的连接点作为T触发器的T输入端。时钟、复位等信号照常连接。我们来验证一下当T0即JK0时JK触发器处于保持模式符合T0时保持的功能。当T1即JK1时JK触发器处于翻转模式符合T1时翻转的功能。完美匹配。常见问题为什么不是JT, KT‘或者其他组合因为我们需要同时满足四种状态转换的约束。通过卡诺图化简JKT是满足所有约束的最简解。你也可以尝试其他解但电路会更复杂。这是最优解。5. 实战三将JK触发器转换为SR触发器SR触发器有禁用状态(SR1)而JK触发器没有。因此用JK实现SR时必须额外处理当S1且R1的情况确保电路不会进入不确定状态。通常我们定义当SR1时让触发器保持原状态或进入一个确定状态例如置位。5.1 确定目标行为与约束标准SR触发器特性S1,R0时置位S0,R1时复位SR0时保持SR1时禁用不允许。我们要用JK触发器来模拟它。目标给定S和R作为外部输入找到J和K的函数使得整体行为像一个SR触发器并妥善处理SR1的情况。我们列出SR触发器的行为并映射到JK触发器的激励需求。这里我们需要做一个工程决策当SR1时让触发器保持原状态这是一种常见的处理方式。当前状态 Q目标输入 SR期望下一状态 Q (处理SR1为保持)JK触发器所需输入0000 (保持)J0, KX0010 (复位)J0, KX (因为0-0也是J0,KX)0101 (置位)J1, KX0110 (保持)J0, KX1001 (保持)JX, K01010 (复位)JX, K11101 (置位)JX, K01111 (保持)JX, K0注意第三行和最后一行当S1,R1时我们强制Q Q保持。所以对于Q0保持就是0对应JK输入J0,KX对于Q1保持就是1对应JK输入JX,K0。5.2 推导J和K的逻辑方程现在我们有8行数据输入变量是S, R, Q。我们为J和K分别画卡诺图三维变量为S, R, Q。对于J的卡诺图Q作为行变量S和R作为列变量顺序为SR: 00, 01, 11, 10SR 00 01 11 10 ------------ Q 0 | 0 | 0 | 0 | 1 | // 第一行对应Q0 ------------ 1 | X | X | X | X | // 第二行对应Q1全部是X ------------化简当Q0时J只在SR10即S1,R0时为1其他情况为0。所以J S·R‘·Q‘但注意Q1时全是X我们可以利用这些X来简化覆盖。观察整个图J为1的唯一确定区域是S1, R0, Q0。但我们可以尝试用X将其扩大。一个简单的覆盖是J S·R‘。验证当S1,R0时无论Q是0还是1J都等于1。对于Q0我们需要J1满足对于Q1J可以是1因为X也满足。对于其他SR组合JS·R‘为0也符合表中要求。所以J S·R‘是一个有效且简单的解。对于K的卡诺图SR 00 01 11 10 ------------ Q 0 | X | X | X | X | // 第一行对应Q0全部是X ------------ 1 | 0 | 1 | 0 | 0 | // 第二行对应Q1 ------------化简当Q1时K只在SR01即S0,R1时为1其他为0。利用Q0时的无关项X我们可以将K为1的区域解释为与Q有关。一个简单的覆盖是K S‘·R。验证当S0,R1时无论Q是0还是1K都等于1。对于Q1我们需要K1满足对于Q0K可以是1因为X满足。对于其他SR组合KS‘·R为0也符合。所以K S‘·R。5.3 电路实现与分析转换电路J S·R‘K S‘·R这意味着我们需要两个与门和一个非门或直接使用带使能的与门来生成J和K信号。功能验证当S0, R0J0, K0 - JK保持模式 - SR保持模式符合。当S1, R0J1, K0 - JK置位模式 - SR置位模式符合。当S0, R1J0, K1 - JK复位模式 - SR复位模式符合。当S1, R1J0, K0 - JK保持模式。根据我们的设计决策此时SR触发器表现为保持而不是禁用。这规避了SR触发器的禁用状态。重要提示这样实现的电路在SR1时表现为“保持”这与标准SR触发器的“禁用”定义不同。在大多数应用中这是一个可接受甚至更安全的行为因为它避免了输出不确定的状态。如果你必须严格模拟“禁用”状态可能意味着输出为高阻或错误则需要更复杂的电路例如在SR1时强制输出一个特定电平或产生错误标志。但在绝大多数逻辑替换场景中“保持”处理是标准做法。6. 逆向工程其他触发器转换为JK触发器前面我们主要讨论了如何用其他触发器实现JK的功能。反过来用JK触发器去实现其他触发器相对简单因为JK功能更强大。但了解反向转换在理解触发器等价性和进行逻辑优化时也很有用。这里简要提一下思路。D触发器转换为JK触发器 目标用D触发器实现标准JK触发器功能J1,K0置位J0,K1复位JK0保持JK1翻转。列出标准JK触发器的特性表得到Q J·Q‘ K‘·Q。对于D触发器Q D。因此要使D触发器表现如JK只需令D J·Q‘ K‘·Q。电路实现用组合逻辑电路根据当前的J, K, Q计算出D值然后接入D触发器。T触发器转换为JK触发器 目标用T触发器实现标准JK触发器功能。列出标准JK触发器的特性表得到Q。对于T触发器Q T⊕Q。因此需要找到T使得T⊕Q J·Q‘ K‘·Q。解出T对等式两边同时异或Q得到T (J·Q‘ K‘·Q) ⊕ Q。可以进一步化简为T J·Q‘ K·Q。电路实现用组合逻辑计算T J·Q‘ K·Q然后接入T触发器。SR触发器转换为JK触发器 这需要特别注意处理禁用状态。通常我们会设计电路使得当S和R的逻辑可能导致SR1时强制将其转换为一个安全状态如S0,R0保持。这需要根据具体的JK输入方程来设计一个逻辑仲裁电路比较复杂且失去了直接替换的意义实践中较少进行这种转换。7. 常见问题、设计陷阱与实战技巧在实际的转换和电路实现中会遇到一些教科书上不会详细讲的问题。这里我总结几个关键点和避坑指南。7.1 时序问题组合逻辑延迟与建立/保持时间这是最容易出问题的地方。转换后的电路在D触发器或其他目标触发器的输入端之前添加了组合逻辑与门、或门、非门等。这些逻辑门会引入传播延迟。建立时间Setup Time, Tsu时钟沿到来之前数据输入如D必须稳定的最短时间。保持时间Hold Time, Th时钟沿到来之后数据输入必须继续保持稳定的最短时间。如果组合逻辑的延迟过大可能导致D输入端的数据在时钟沿附近发生变化违反建立或保持时间导致触发器进入亚稳态Metastable输出不可预测。避坑技巧关键路径分析转换后从源触发器Q输出经过组合逻辑到目标触发器D输入这条路径的延迟必须仔细计算。确保在时钟沿到来前D端信号有足够时间稳定下来满足Tsu。同步设计尽量使用同步复位/置位避免使用异步控制信号经过复杂逻辑后接入这更容易引起时序违规。增加流水线如果转换逻辑非常复杂延迟很大可以考虑在中间插入一级寄存器即流水线将一个时钟周期的工作拆成两个但这会改变电路的延迟特性需要整体设计权衡。使用FPGA时的注意FPGA综合工具会自动进行时序分析和优化。但如果你手动实例化了大量门级逻辑进行转换工具可能无法充分优化这条路径。更好的做法是直接用行为级的HDL描述所需功能如always (posedge clk) q (j ~q) | (~k q);让综合工具自己去选择用D触发器加LUT实现它通常会做得更好。7.2 仿真与验证的完备性转换后的电路是否100%等价不能只靠手工验证几个典型输入。尤其是当存在无关项X时不同的化简方式可能产生功能上等价但结构不同的电路但在某些边界条件下如上电初始状态、复位序列行为可能微妙不同。验证最佳实践形式化验证工具对于关键电路使用形式化验证工具Formal Verification来数学上证明转换前后的两个设计在功能上完全等价。全面的测试向量仿真编写测试平台Testbench不仅覆盖常规的输入组合还要覆盖上电、复位、时钟抖动等场景。特别要测试那些在卡诺图中被当作“无关项”处理的状态确保在实际电路中这些状态下的行为是可接受且确定的。对比波形在仿真中将原JK触发器电路和转换后的D触发器电路的输出波形放在一起对比确保在每一个时钟沿两者的输出都一致。7.3 资源与性能的权衡资源在ASIC或FPGA中JK触发器不是原生单元。用D触发器加逻辑实现JK功能可能会消耗更多的查找表LUT和布线资源。而直接使用D触发器实现某些功能如计数器可能比先设计JK再转换更高效。性能如前所述增加的组合逻辑会限制电路的最高工作频率。功耗更多的逻辑门通常意味着更高的动态功耗。设计决策建议不要为了转换而转换。首先明确设计目标。如果你的目标是在一个基于D触发器的平台上如FPGA实现一个已知的JK触发器电路那么转换是必要的。但如果你是从头开始设计一个新的时序电路直接使用目标平台的原语Primitive进行设计如直接用D触发器描述状态机通常是更优的选择因为综合工具能进行全局优化。7.4 从特性方程到激励表的快速心算经过大量练习你可以掌握一些快速转换的心算技巧无需每次都画完整的真值表和卡诺图。JK转D记住核心是令D J·Q‘ K‘·Q。这其实就是JK触发器的特性方程。所以如果你有一个JK电路其J,K是Q和外部输入的函数那么要实现的D就是把这个函数代入J·Q‘ K‘·Q。JK转T最简形式就是J K T。这是一个需要记住的结论。JK转SR最简形式是J S·R‘,K S‘·R。处理了SR1为保持。D转JK需要实现D J·Q‘ K‘·Q这个组合逻辑。T转JK需要实现T J·Q‘ K·Q这个组合逻辑。这些关系构成了触发器之间相互转换的“密码本”熟练后可以大大提高分析电路的速度。我个人在实际的FPGA项目中很少需要手动进行门级的触发器转换因为硬件描述语言如Verilog或VHDL的抽象级别更高。我更多是在阅读一些古老的芯片数据手册或教科书电路图时运用这些知识去理解其工作原理或者在进行某些极端优化时心里清楚综合工具背后可能进行的等价变换。掌握这些底层原理就像掌握了内功心法让你在面对任何时序逻辑问题时都能洞悉其本质而不是仅仅停留在代码表面。
1. 项目概述从JK触发器出发的转换艺术在数字电路和时序逻辑设计的世界里触发器Flip-Flop是构成寄存器、计数器乃至整个CPU时序控制的核心记忆单元。其中JK触发器以其功能完备、无禁用状态的特点常被视为一种“通用”或“标准”触发器。然而在实际的芯片选型、库存管理或特定电路优化场景中我们手头可能没有现成的JK触发器或者出于成本、功耗、面积在集成电路设计中称为PPA的考虑需要将基于JK触发器的设计转换为使用其他类型的触发器如SR、D或T触发器来实现。这个“转换”过程远不止是简单的引脚替换它背后是一套严密的逻辑代数推导和电路结构映射是每一位硬件工程师、FPGA开发者乃至电子爱好者都应掌握的基本功。当你拿到一个标着“JK Flip-Flop”的电路图或状态方程时如何将它“翻译”成仅由D触发器构成的电路或者如何用更简单的SR触发器来模拟JK触发器的行为这就是“JK触发器转换”项目要解决的核心问题。它不仅仅是学术练习更具有强烈的工程实践意义。例如在FPGA开发中综合工具内部主要使用D触发器作为基本单元理解JK到D的转换原理有助于你编写出更高效、资源占用更少的硬件描述语言HDL代码。又或者当你需要修复一块老式设备而原型号的JK触发器已经停产时掌握转换方法就能让你用市面上易得的其他触发器型号进行替代。简单来说这个项目就是深入触发器家族的“内部语言”掌握它们之间相互“翻译”的规则。我们将从最根本的特性表Characteristic Table和激励表Excitation Table出发推导出通用的转换逻辑然后逐一攻破JK到SR、D、T的转换实战并探讨其反向转换的可行性。过程中我会分享一些在化简逻辑表达式、选择实现电路结构时的实用技巧和常见“坑点”确保你能不仅理解理论更能动手实现。2. 核心原理特性表、激励表与转换逻辑推导要进行触发器之间的转换我们首先需要一本“字典”这本字典定义了每种触发器自己的“行为语言”以及为了让它表现出另一种触发器的行为我们需要给它什么样的“输入指令”。这就是特性表和激励表的作用。2.1 理解触发器的“母语”特性表特性表描述了触发器在下一个时钟沿到来时其输出Q(next)与当前输入、当前输出Q(current)之间的关系。它是触发器内在功能的定义。我们先回顾一下四种基本触发器的特性表以上升沿触发为例触发器类型输入Q(current)Q(next)功能说明SRS0, R000保持S0, R011保持S1, R00/11置位SetS0, R10/10复位ResetS1, R10/1X禁用不允许JKJ0, K000保持J0, K011保持J1, K00/11置位J0, K10/10复位J1, K101翻转ToggleJ1, K110翻转DD00/10输出等于DD10/11输出等于DTT000保持T011保持T101翻转T110翻转从表中可以清晰看出SR触发器有禁用状态SR1JK触发器在JK1时是翻转功能解决了SR的禁用问题D触发器最简单直接传输数据T触发器是专用的翻转触发器。2.2 学习转换的“指令集”激励表激励表是转换的关键。它回答的问题是当目标触发器我们想用的那种比如D触发器的当前状态是Q我们希望它下一个状态变成Q时需要给它的输入是什么我们以目标触发器的视角来列出激励表状态转换Q - QSR触发器所需输入JK触发器所需输入D触发器所需输入T触发器所需输入0 - 0S0, RX (don‘t care)J0, KXD0T00 - 1S1, R0J1, KXD1T11 - 0S0, R1JX, K1D0T11 - 1SX, R0JX, K0D1T0注意这里的“X”代表无关项Don‘t Care在逻辑化简时非常宝贵可以帮我们得到更简单的表达式。例如对于SR触发器从0-0时只要S0就能保证结果R是0是1无所谓所以RX。这个表是通用的。它不关心我们最终想实现什么功能只描述了每种触发器完成四种基本状态转换所需要的“输入密码”。2.3 建立转换的通用框架现在假设我们有一个用JK触发器源触发器设计的电路其行为由一对输入方程描述J f(Q, X),K g(Q, X)其中X是外部输入。我们想用D触发器目标触发器来实现完全相同的逻辑功能。转换的通用步骤如下列出状态转换真值表基于源触发器JK的输入方程Jf(Q,X),Kg(Q,X)结合JK触发器的特性表计算出在所有可能的当前状态Q和外部输入X的组合下下一个状态Q是什么。这就得到了我们想要实现的“目标行为”描述Q F(Q, X)。应用目标触发器激励表对于上一步真值表中的每一行即每一种(Q, X)组合及其对应的目标Q我们去查目标触发器D的激励表找出要实现这个Q - Q转换需要给D触发器输入什么值。这个值将是D输入的函数记为D h(Q, X)。化简逻辑表达式将步骤2中得到的所有D h(Q, X)的映射关系用卡诺图Karnaugh Map或布尔代数公式进行化简得到最简的D输入逻辑表达式。绘制转换后电路图根据化简后的D表达式用逻辑门与、或、非等组合成组合逻辑电路其输入是原来的外部输入X和当前状态Q从D触发器的Q端反馈回来输出连接到D触发器的D输入端。原来的时钟和复位/置位信号直接连接。这个框架适用于任何源触发器到任何目标触发器的转换。接下来我们就用这个框架进行最经典的JK到D的转换实战你会看到整个过程是如何具体落地的。3. 实战一将JK触发器转换为D触发器这是最常见也最具实用价值的转换因为现代可编程逻辑器件如FPGA的底层单元基本是D触发器。我们通过一个具体例子来演练。假设我们有一个JK触发器其输入逻辑为J A ⊕ QA异或QK A · Q‘A与Q的非我们的目标是用一个D触发器加上外部组合逻辑实现完全相同的状态转移行为。3.1 步骤一推导目标行为Q F(Q, A)首先我们需要知道这个JK触发器电路具体是干什么的。根据给定的J、K方程和JK触发器特性表我们列出状态转换真值表。已知JK特性Q J·Q‘ K‘·Q这是由特性表推导出的特性方程非常重要。将J A⊕Q A·Q‘ A‘·Q和K A·Q‘代入特性方程Q J·Q‘ K‘·Q (A·Q‘ A‘·Q)·Q‘ (A·Q‘)‘·Q (A·Q‘·Q‘ A‘·Q·Q‘) ((A‘Q)·Q) // 注意Q‘·Q‘Q‘, Q·Q‘0, 并使用德摩根定律 (A·Q‘ 0) (A‘·Q Q·Q) A·Q‘ A‘·Q Q // 注意Q·Q Q A·Q‘ (A‘1)·Q // 提取公因子Q A·Q‘ 1·Q // 因为 A‘1 1 A·Q‘ Q所以目标行为是Q A·Q‘ Q。我们也可以通过真值表来验证这样更直观AQJA⊕QKA·Q‘Q (根据JK特性计算)00000 (保持)01101 (置位)10111 (置位? 等等J1,K1是翻转Q从0翻转为1没错)11001 (保持)核对一下当A1Q0时J1 K1 触发器翻转Q从0变为1符合Q 1。这个真值表最后一行Q为1与我们公式Q A·Q‘ Q计算结果一致1·0 1 1。所以我们得到了目标行为Q A·Q‘ Q。这个公式本身已经可以看作是一个D触发器的输入逻辑因为D触发器的特性就是Q D。但别急我们严格按照通用步骤来。3.2 步骤二应用D触发器激励表现在我们有了目标行为对于每一组(A, Q)都有一个确定的期望下一状态Q。 我们查D触发器的激励表要实现Q - Q的转换需要的输入D Q。是的D触发器的激励表非常简单就是D Q。所以我们可以直接写出D输入方程D Q A·Q‘ Q。3.3 步骤三化简逻辑表达式表达式D A·Q‘ Q已经相当简单。我们可以用卡诺图验证是否可进一步化简A 0 1 ------ Q 0 | 0 | 1 | ------ 1 | 1 | 1 | ------卡诺图中Q1的那一行全是1Q0, A1时是1。所以化简结果确实是D Q A·Q‘。也可以写成D A Q。我们来验证一下AQ在(A0,Q0)时为0其他情况为1。而原式A·Q‘Q在(A0,Q0)时为0在(A0,Q1)时为1在(A1,Q0)时为1在(A1,Q1)时为1。两者完全一致。所以更简化的形式是D A Q。实操心得在化简D A·Q‘ Q时利用布尔代数公式A B (A B)(A C)的变形可能不直观。最稳妥的方法是画卡诺图一目了然。A·Q‘ Q的卡诺图明显可以圈出一个“Q”全行和“A·Q‘”那个单独的1合并后就是AQ。记住这个常用等式A·B‘ B A B吸收律。3.4 步骤四绘制转换后电路现在我们用D触发器实现原JK触发器的功能核心部件一个上升沿D触发器。组合逻辑电路输入为外部输入A和当前状态Q从D触发器的Q端引出反馈输出为D。逻辑表达式为D A Q。电路连接A和Q接入一个或门或门的输出连接到D触发器的D输入端。时钟CLK、复位RST等控制信号直接连接。转换完成。现在这个D触发器电路在时钟沿到来时其行为将完全等同于原先那个具有特定J、K输入方程的JK触发器。注意事项在这个例子中转换后的逻辑一个或门比原先的JK输入逻辑异或门、与门、非门更简单。但这并非总是如此。转换的复杂度取决于原始JK逻辑和目标行为。转换过程保证了功能的等价性但不保证电路复杂度最优。有时直接使用JK触发器可能在门级电路上更节省资源。4. 实战二将JK触发器转换为T触发器T触发器翻转触发器结构简单常用于计数器。我们来看如何将一个通用JK触发器转换为T触发器。这里“通用”指的是我们希望构建一个具有标准T触发器功能T0保持T1翻转的电路而JK触发器是现成的组件。这次我们反过来思考我们希望用JK触发器来模拟一个T触发器的行为。也就是说T触发器是“目标行为”JK触发器是“实现工具”。4.1 确定目标行为与查找激励表标准T触发器的特性是Q T⊕Q。即当T1时Q是Q的反当T0时Q等于Q。我们列出T触发器的行为并查找JK触发器的激励表看看需要给JK什么样的输入才能实现这些行为。当前状态 Q目标输入 T期望下一状态 QJK触发器所需输入 (查表2.2)000 (0-0)J0, KX011 (0-1)J1, KX101 (1-1)JX, K0110 (1-0)JX, K14.2 推导J和K的逻辑方程现在我们需要找到J和K与输入T、当前状态Q的函数关系。从上表我们可以分离出J和K的卡诺图。对于J当(Q, T)为(0,0)时J0(0,1)时J1(1,0)和(1,1)时JX无关项。T 0 1 ------ Q 0 | 0 | 1 | ------ 1 | X | X | ------化简这个卡诺图。我们可以利用无关项X来简化。最简的覆盖是J T·Q‘。因为当Q0时J完全由T决定T0则J0T1则J1当Q1时J可以是任意值我们选择最简单的即不依赖于T但为了表达式统一我们观察到T·Q‘在Q1时恒为0而无关项可以取0所以是合法的。更常见的化简结果是J T。让我们验证如果J T那么当(Q0,T0)时J0符合当(Q0,T1)时J1符合当Q1时J可以是T但表中是X所以JT也满足约束。JT比JT·Q‘更简单。所以我们取J T。对于K当(Q, T)为(0,0)和(0,1)时KX(1,0)时K0(1,1)时K1。T 0 1 ------ Q 0 | X | X | ------ 1 | 0 | 1 | ------化简这个卡诺图。当Q1时K完全等于TT0则K0T1则K1当Q0时K是X。最简表达式是K T·Q验证Q1时KT·1T正确Q0时KT·00但表中是X0是X的一个可能值所以也满足。但还有更简单的吗K T验证当(Q1,T0)时K0符合当(Q1,T1)时K1符合当Q0时KT但表中是X所以KT也满足。因此我们同样可以取K T。关键技巧在利用无关项化简时目标是得到最简的表达式而不一定是唯一的表达式。J T和K T是一组非常简洁且对称的解。这意味着将一个JK触发器的J和K输入端短接在一起并共同作为T输入就得到了一个T触发器。4.3 电路实现与验证转换电路极其简单将JK触发器的J端和K端连接在一起。这个共同的连接点作为T触发器的T输入端。时钟、复位等信号照常连接。我们来验证一下当T0即JK0时JK触发器处于保持模式符合T0时保持的功能。当T1即JK1时JK触发器处于翻转模式符合T1时翻转的功能。完美匹配。常见问题为什么不是JT, KT‘或者其他组合因为我们需要同时满足四种状态转换的约束。通过卡诺图化简JKT是满足所有约束的最简解。你也可以尝试其他解但电路会更复杂。这是最优解。5. 实战三将JK触发器转换为SR触发器SR触发器有禁用状态(SR1)而JK触发器没有。因此用JK实现SR时必须额外处理当S1且R1的情况确保电路不会进入不确定状态。通常我们定义当SR1时让触发器保持原状态或进入一个确定状态例如置位。5.1 确定目标行为与约束标准SR触发器特性S1,R0时置位S0,R1时复位SR0时保持SR1时禁用不允许。我们要用JK触发器来模拟它。目标给定S和R作为外部输入找到J和K的函数使得整体行为像一个SR触发器并妥善处理SR1的情况。我们列出SR触发器的行为并映射到JK触发器的激励需求。这里我们需要做一个工程决策当SR1时让触发器保持原状态这是一种常见的处理方式。当前状态 Q目标输入 SR期望下一状态 Q (处理SR1为保持)JK触发器所需输入0000 (保持)J0, KX0010 (复位)J0, KX (因为0-0也是J0,KX)0101 (置位)J1, KX0110 (保持)J0, KX1001 (保持)JX, K01010 (复位)JX, K11101 (置位)JX, K01111 (保持)JX, K0注意第三行和最后一行当S1,R1时我们强制Q Q保持。所以对于Q0保持就是0对应JK输入J0,KX对于Q1保持就是1对应JK输入JX,K0。5.2 推导J和K的逻辑方程现在我们有8行数据输入变量是S, R, Q。我们为J和K分别画卡诺图三维变量为S, R, Q。对于J的卡诺图Q作为行变量S和R作为列变量顺序为SR: 00, 01, 11, 10SR 00 01 11 10 ------------ Q 0 | 0 | 0 | 0 | 1 | // 第一行对应Q0 ------------ 1 | X | X | X | X | // 第二行对应Q1全部是X ------------化简当Q0时J只在SR10即S1,R0时为1其他情况为0。所以J S·R‘·Q‘但注意Q1时全是X我们可以利用这些X来简化覆盖。观察整个图J为1的唯一确定区域是S1, R0, Q0。但我们可以尝试用X将其扩大。一个简单的覆盖是J S·R‘。验证当S1,R0时无论Q是0还是1J都等于1。对于Q0我们需要J1满足对于Q1J可以是1因为X也满足。对于其他SR组合JS·R‘为0也符合表中要求。所以J S·R‘是一个有效且简单的解。对于K的卡诺图SR 00 01 11 10 ------------ Q 0 | X | X | X | X | // 第一行对应Q0全部是X ------------ 1 | 0 | 1 | 0 | 0 | // 第二行对应Q1 ------------化简当Q1时K只在SR01即S0,R1时为1其他为0。利用Q0时的无关项X我们可以将K为1的区域解释为与Q有关。一个简单的覆盖是K S‘·R。验证当S0,R1时无论Q是0还是1K都等于1。对于Q1我们需要K1满足对于Q0K可以是1因为X满足。对于其他SR组合KS‘·R为0也符合。所以K S‘·R。5.3 电路实现与分析转换电路J S·R‘K S‘·R这意味着我们需要两个与门和一个非门或直接使用带使能的与门来生成J和K信号。功能验证当S0, R0J0, K0 - JK保持模式 - SR保持模式符合。当S1, R0J1, K0 - JK置位模式 - SR置位模式符合。当S0, R1J0, K1 - JK复位模式 - SR复位模式符合。当S1, R1J0, K0 - JK保持模式。根据我们的设计决策此时SR触发器表现为保持而不是禁用。这规避了SR触发器的禁用状态。重要提示这样实现的电路在SR1时表现为“保持”这与标准SR触发器的“禁用”定义不同。在大多数应用中这是一个可接受甚至更安全的行为因为它避免了输出不确定的状态。如果你必须严格模拟“禁用”状态可能意味着输出为高阻或错误则需要更复杂的电路例如在SR1时强制输出一个特定电平或产生错误标志。但在绝大多数逻辑替换场景中“保持”处理是标准做法。6. 逆向工程其他触发器转换为JK触发器前面我们主要讨论了如何用其他触发器实现JK的功能。反过来用JK触发器去实现其他触发器相对简单因为JK功能更强大。但了解反向转换在理解触发器等价性和进行逻辑优化时也很有用。这里简要提一下思路。D触发器转换为JK触发器 目标用D触发器实现标准JK触发器功能J1,K0置位J0,K1复位JK0保持JK1翻转。列出标准JK触发器的特性表得到Q J·Q‘ K‘·Q。对于D触发器Q D。因此要使D触发器表现如JK只需令D J·Q‘ K‘·Q。电路实现用组合逻辑电路根据当前的J, K, Q计算出D值然后接入D触发器。T触发器转换为JK触发器 目标用T触发器实现标准JK触发器功能。列出标准JK触发器的特性表得到Q。对于T触发器Q T⊕Q。因此需要找到T使得T⊕Q J·Q‘ K‘·Q。解出T对等式两边同时异或Q得到T (J·Q‘ K‘·Q) ⊕ Q。可以进一步化简为T J·Q‘ K·Q。电路实现用组合逻辑计算T J·Q‘ K·Q然后接入T触发器。SR触发器转换为JK触发器 这需要特别注意处理禁用状态。通常我们会设计电路使得当S和R的逻辑可能导致SR1时强制将其转换为一个安全状态如S0,R0保持。这需要根据具体的JK输入方程来设计一个逻辑仲裁电路比较复杂且失去了直接替换的意义实践中较少进行这种转换。7. 常见问题、设计陷阱与实战技巧在实际的转换和电路实现中会遇到一些教科书上不会详细讲的问题。这里我总结几个关键点和避坑指南。7.1 时序问题组合逻辑延迟与建立/保持时间这是最容易出问题的地方。转换后的电路在D触发器或其他目标触发器的输入端之前添加了组合逻辑与门、或门、非门等。这些逻辑门会引入传播延迟。建立时间Setup Time, Tsu时钟沿到来之前数据输入如D必须稳定的最短时间。保持时间Hold Time, Th时钟沿到来之后数据输入必须继续保持稳定的最短时间。如果组合逻辑的延迟过大可能导致D输入端的数据在时钟沿附近发生变化违反建立或保持时间导致触发器进入亚稳态Metastable输出不可预测。避坑技巧关键路径分析转换后从源触发器Q输出经过组合逻辑到目标触发器D输入这条路径的延迟必须仔细计算。确保在时钟沿到来前D端信号有足够时间稳定下来满足Tsu。同步设计尽量使用同步复位/置位避免使用异步控制信号经过复杂逻辑后接入这更容易引起时序违规。增加流水线如果转换逻辑非常复杂延迟很大可以考虑在中间插入一级寄存器即流水线将一个时钟周期的工作拆成两个但这会改变电路的延迟特性需要整体设计权衡。使用FPGA时的注意FPGA综合工具会自动进行时序分析和优化。但如果你手动实例化了大量门级逻辑进行转换工具可能无法充分优化这条路径。更好的做法是直接用行为级的HDL描述所需功能如always (posedge clk) q (j ~q) | (~k q);让综合工具自己去选择用D触发器加LUT实现它通常会做得更好。7.2 仿真与验证的完备性转换后的电路是否100%等价不能只靠手工验证几个典型输入。尤其是当存在无关项X时不同的化简方式可能产生功能上等价但结构不同的电路但在某些边界条件下如上电初始状态、复位序列行为可能微妙不同。验证最佳实践形式化验证工具对于关键电路使用形式化验证工具Formal Verification来数学上证明转换前后的两个设计在功能上完全等价。全面的测试向量仿真编写测试平台Testbench不仅覆盖常规的输入组合还要覆盖上电、复位、时钟抖动等场景。特别要测试那些在卡诺图中被当作“无关项”处理的状态确保在实际电路中这些状态下的行为是可接受且确定的。对比波形在仿真中将原JK触发器电路和转换后的D触发器电路的输出波形放在一起对比确保在每一个时钟沿两者的输出都一致。7.3 资源与性能的权衡资源在ASIC或FPGA中JK触发器不是原生单元。用D触发器加逻辑实现JK功能可能会消耗更多的查找表LUT和布线资源。而直接使用D触发器实现某些功能如计数器可能比先设计JK再转换更高效。性能如前所述增加的组合逻辑会限制电路的最高工作频率。功耗更多的逻辑门通常意味着更高的动态功耗。设计决策建议不要为了转换而转换。首先明确设计目标。如果你的目标是在一个基于D触发器的平台上如FPGA实现一个已知的JK触发器电路那么转换是必要的。但如果你是从头开始设计一个新的时序电路直接使用目标平台的原语Primitive进行设计如直接用D触发器描述状态机通常是更优的选择因为综合工具能进行全局优化。7.4 从特性方程到激励表的快速心算经过大量练习你可以掌握一些快速转换的心算技巧无需每次都画完整的真值表和卡诺图。JK转D记住核心是令D J·Q‘ K‘·Q。这其实就是JK触发器的特性方程。所以如果你有一个JK电路其J,K是Q和外部输入的函数那么要实现的D就是把这个函数代入J·Q‘ K‘·Q。JK转T最简形式就是J K T。这是一个需要记住的结论。JK转SR最简形式是J S·R‘,K S‘·R。处理了SR1为保持。D转JK需要实现D J·Q‘ K‘·Q这个组合逻辑。T转JK需要实现T J·Q‘ K·Q这个组合逻辑。这些关系构成了触发器之间相互转换的“密码本”熟练后可以大大提高分析电路的速度。我个人在实际的FPGA项目中很少需要手动进行门级的触发器转换因为硬件描述语言如Verilog或VHDL的抽象级别更高。我更多是在阅读一些古老的芯片数据手册或教科书电路图时运用这些知识去理解其工作原理或者在进行某些极端优化时心里清楚综合工具背后可能进行的等价变换。掌握这些底层原理就像掌握了内功心法让你在面对任何时序逻辑问题时都能洞悉其本质而不是仅仅停留在代码表面。
附Matlab代码)
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