简介《运放版图分解.ppt》是西南科技大学网络教育系列课程《集成电路版图设计》中关于运放版图实现的配套课件主要面向微电子、集成电路设计与版图绘制方向的学生和初级工程师。课件围绕原理图与版图一致性展开先讲解差分对管的版图画法包括二维共中心匹配、Dummy管防漏电以及源漏共用等技巧再以电流镜为例说明ABA、ABB排列、源漏互换及保护环如何提升匹配与抗干扰能力最后归纳了LVS验证不能通过的常见问题如元件名称不合理、版图与原理图不一致、连线无法连接等可直接对照排查。资源共1个文件为单个PPT演示文稿大小仅1.32MB内容紧凑便于课前预习与课后复习也适合作为相关课程的备课参考。目前已有363人学习使用适合作为运放版图设计的入门分解笔记和实操参考。1. 运放版图分解为什么把运放拆开画比整图硬画更接近一次通过运放前仿怎么改都稳定流片回来却发现增益掉 6dB、输入失调翻倍这种场景在模拟项目里并不新鲜。问题往往不在器件尺寸而在版图同一个信号被画成两条不一样长的路差分对两边的寄生电容不相等原理图上的理想对称在硅片上现出原形。运放版图分解就是把一张十几到几十个管子的原理图按功能块切碎——差分输入对、电流镜负载、偏置恒流源、输出级、补偿电容各成一块每块独立做匹配布局再按信号流向拼回顶层。匹配边界清晰、DRC/LVS 好查、后仿寄生可逐块定位是拆分的直接价值。这条路径适合模拟 IC 设计工程师、版图工程师也适合准备版图设计面试、想理清 layout 版图电流镜匹配和隔离环细节的从业者。2. 运放版图分解的切块依据差分对、电流镜、偏置与输出级的边界怎么定拿到一张运放原理图先别急着打开 layout 窗口。运放电路的工作原理大家都清楚差分输入级提供对称的差分增益电流镜负载把双端转单端偏置恒流源定静态工作点输出级灌出负载电流。真正决定成败的是把这些电路在版图上拆成几块、按什么边界拆。拆错了后面共质心、dummy、隔离环做得再漂亮也救不回来。2.1 按信号通路切块而不是按原理图元件顺序切块判断两个管子要不要进同一个 subcell只有一条硬标准它们之间是否传递需要匹配的电流或电压。原理图上画得近不近不算数。以运放经典电路五管 OTA 为例M1/M2 是差分输入对M3/M4 是有源负载电流镜M5 是尾电流源。合理的切法是 M1~M4 同放一个 amp_core 块M5 与基准源放进 bias 块输入对的两条输入金属线在顶层对称引出。两级运放则在 core 之外再拆出 output_stage 和 comp_cap 两块。我一般会在原理图上先用颜色把块标出来再检查一个动作把任意一块单独拿出来它是否具备完整的电源、地、输入、输出 pin如果某块缺了偏置或电源说明边界切错了。这样做完之后每个 subcell 都能独立通过 LVS出问题时报错范围从整张运放缩小到几个管子。版图设计工程师排查问题时第一件事就是看 LVS 报告落在哪个块里。这里要顺带提一句虚短虚断的前提运放能够工作在虚短虚断状态依赖的是差分输入对两边的器件和寄生完全一致。如果差分对在版图上被拆成了不对称的两份虚短虚断就不再成立后仿里会出现前仿完全没有的直流偏移。2.2 差分输入对的对称轴与共质心布局差分输入对是运放版图分解里第一个要画的块因为输入失调、共模抑制比、偶次谐波都在这一个块里决定。布局上第一步是定对称轴从输入对管的栅极开始到第一级输出节点结束所有走线和器件都要关于这条轴镜像。常见做法是输入对拉成两排叉指用 ABBA 或四象限共质心排列让两颗管子的中心重合。这样工艺温度梯度、氧化层应力梯度对两颗管子是等量影响的失调里梯度分量那一项就消掉了。共质心之外必须加 dummy 管。有源区边缘的刻蚀速率和应力与内部不同不加 dummy 的输入对哪怕中心画得再对称边缘管和中心管的 Vth 也会有可测差异。dummy 管栅漏短接或接固定电位宽度、间距和真实管完全一致放在阵列两端。这个细节决定输入失调是 1mV 还是 5mV。输入对上方走线要克制。栅极多晶硅对上层金属的耦合电容会直接变成输入寄生如果 inp 和 inn 两条线用了不同金属层或不同长度差模信号还没进管就先被衰减。两条输入线必须同层、同长、同宽度转角方向一致。运放差分放大电路看似简单真正在版图上做到两条输入路径完全等长往往是整个项目里最花时间的对称功夫。2.3 电流镜负载的匹配与比例复制电流镜负载 M3/M4 是第二组必须匹配的器件。它和差分对一样需要共质心和 dummy但电流镜还多一个任务比例。偏置电流镜常是 1:N 或 1:1:N 的比例画法上有两种主流选择单位管复制和不等叉指。单位管复制是先画一个最小单位管N 倍管就并 N 个同朝向单位管再交叉排列比例由单位管数量决定LVS 直接可查缺点是 N 大时面积偏大。不等叉指是一颗管子拉 N 根叉指、另一颗拉少几根面积省但对 LVS 参数极敏感。layout 版图电流镜匹配我一般遵循一个边界1:8 以内的比例用单位管复制加交叉超过 1:8 先拆成两级电流镜避免单一镜像跨度过大引入线性梯度误差。运放恒流源里的比例一旦画错静态电流偏掉只是小事更麻烦的是共模反馈环路跟着漂。下表是分块后典型失配后果的索引后仿看到对应症状时优先查对应块。功能块必须匹配的参数版图手段失配典型后果差分输入对Vth、W/L、输入走线寄生共质心 dummy 等长对称走线输入失调增大、偶次谐波恶化电流镜负载Vth、W/L、漏源电阻叉指交错 共质心增益下降、输出共模漂移尾电流源/基准与基准管的电流比例单位管复制 交叉静态电流偏、CMRR 变差输出级与驱动级的电流比例叉指拆分 金属并联驱动不足、压摆率下降3. 运放版图分解在 Virtuoso 与 KLayout 里的落地从 pin 规划到 DRC/LVS分解思路定完之后要在工具里把它落成可维护的层次结构。Cadence 版图里对应的是 cell hierarchyKLayout 则适合做独立的对称性核查和轻量查看。这一章按我平时做运放项目的顺序展开先定层次和 pin再做对称检查再补隔离环最后跑 DRC/LVS。3.1 先在 Cadence Virtuoso 里把分解固定成 cell hierarchyVirtuoso 版图里最常见的做法是 schematic-driven layout也就是 XL 模式。原理图的每个 sub-block 对应版图的一个 cellview器件从原理图映射进块连接关系自动带过来pin 也会跟着生成。需要人工决定的是划分粒度一个功能块对应一个 cellview而不是一个器件对应一个 cellview。差分输入对、电流镜负载、偏置、输出级、补偿电容各建一个 cellview顶层 opamp 只放这些 instance 和块间连线。pin 命名要统一。差分输入块的 pin 固定叫 inp、inn、tail、outp、outn偏置块叫 ibias_ref、vbias、vdd、vss输出块叫 out、vdd_out、vss_out。统一的 pin 命名带来三个直接收益子块单独跑 LVS 时网表可读顶层 LVS 失败能按 pin 网络二分定位后仿寄生提取时每个块的寄生电容独立标注回读报告直接看哪个块超标。顶层连线同样有讲究。块间信号线越短越好尤其是从差分对输出到电流镜负载的那根高阻节点线短 10µm 就能少掉几飞法的寄生电容。电源和地线在顶层用总线形式引出不穿过敏感块内部。版图入门教学里经常强调的“先布局后布线”在运放这种匹配敏感模块上要严格执行因为布线阶段改一次走线对称性检查就要全部重跑一遍。3.2 用 KLayout 脚本复核成对器件的对称性对称性检查不能靠眼睛。用 KLayout 的 Python API 做自动核查不需要 GUI适合每次布线调整后回归也适合版图设计面试时展示你的检查思路。脚本的逻辑很直接识别成对出现的 instance比较它们 bbox 中心关于主对称轴的位置偏差。下面这段脚本可以直接存成 .py 在 KLayout 里用也可以命令行跑。import pya # 读取 GDS 并取顶层 cell layout pya.Layout() layout.read(two_stage_opamp.gds) top layout.top_cell() SYM_X 12500 # 对称轴 x 坐标数据库单位1µm 1000依 PDK 而定 TOL 50 # 允许的中心偏差单位同上 def inst_center(inst): box inst.bbox() return box.center() pairs {diffp: [], diffn: [], mirror: []} for inst in top.each_inst(): name inst.cell.name.lower() for key in pairs: if key in name: pairs[key].append(inst) for key, insts in pairs.items(): if len(insts) ! 2: print(f[{key}] 数量 {len(insts)}期望成对出现检查 cell 命名) continue c0 inst_center(insts[0]) c1 inst_center(insts[1]) mid_x (c0.x c1.x) // 2 dy abs(c0.y - c1.y) if abs(mid_x - SYM_X) TOL and dy TOL: print(f[{key}] OK对称轴 x{mid_x}高度差 {dy}) else: print(f[{key}] FAIL对称轴 x{mid_x}期望 {SYM_X}高度差 {dy})这段脚本用 KLayout 的 pya 模块读取 GDS遍历顶层所有 instance按 cell 名里的关键字把成对器件收集起来再比较两个 instance 的 bbox 中心。mid_x 取两中心中点与设定对称轴比较dy 检查两者是否在同一高度。TOL 通常给到半个接触孔到半个栅极间距的量级太严没有意义太松又漏检。脚本的局限要说清楚bbox 中心只验证了位置对称不验证器件内部结构。如果两个 instance 内部画法不同一个四根叉指一个三根叉指bbox 中心照样能对上。要查内部对称得再做一步多边形比对把其中一个 instance 的多边形做镜像变换后与另一个逐条比对KLayout 里对应 pya 的 transformed 和 is_congruent_to 方法。我在实际项目里是两层都跑先定位再验内构。3.3 隔离环与衬底接触的布置尺寸、间距与连接对象隔离环是运放版图分解里每个功能块都要放的而且放错位置比不放更糟。规则只有两条NMOS 周围用 p 有源区做 guard ring 接 VSSPMOS 周围用 n guard ring 接 VDD。对接地环来说接触孔密度比环宽更关键。接触孔沿环每 5~10µm 打一个保证衬底电位处处一致。环到有源区的最小间距按工艺规则给的最小值再加一点通常留 2~3µm如果这个块靠近输出级的大电流切换区域间距加到 5µm 以上环的金属层用两层并联加宽。截面图视角下NMOS 的 p guard ring 与源区之间是 p 型衬底环接 VSS 后形成低阻收集路径把衬底耦合进来的噪声电流就近抽走。PMOS 的 n ring 接 VDD把 n 阱电位钉住防止阱内压降触发寄生三极管、引起闩锁。理解这层物理才能把版图隔离环讲清楚它不是装饰性的金属框而是衬底电位和阱电位的钉扎结构。运放内部常见的做法是每个匹配块一圈隔离环整个运放最外层再套一圈总环。内环接各块自己的地外环接芯片的衬底垫或总模拟地。两层环之间不要用金属短接成一个大环否则不同电位的噪声会在环上串扰。两个环之间的间距至少留一个 DRC 的 well-to-well 间距让它们真正电气上隔离。这一点在混合信号芯片里尤其重要数字噪声就是沿着错误接地的环灌进运放输入级的。3.4 层次化 DRC/LVS命令参数与排错顺序分解完成后的验证阶段我固定用 Calibre 跑层次化检查命令参数如下。Virtuoso 里也可以图形界面点但命令行更适合回归脚本和版本管理。# DRC层次化检查4 线程并行 calibre -drc -hier -turbo 4 -inputdb opamp.gds opamp_drc.rules # LVS层次化比对导出 spice 网表 calibre -lvs -hier -turbo 4 -spice opamp_lvs.sp \ -source opamp_sch.sp opamp_lvs.rules # 单独跑密度与天线规则 calibre -drc -hier -rulecheck density_antenna.rules -inputdb opamp.gds-hier 参数在分解场景下意义很大同一个 subcell 被顶层调用多次层次化模式每个 subcell 只检查一次结果覆盖所有 instance速度之外还保证检查一致性。-turbo 4 开四个线程并行大版图能省一半时间。-spice 指定 LVS 提取出的网表路径方便后续和原理图网表 diff。排错顺序我一般固定先子块 LVS再顶层 LVS最后 DRC。子块 LVS 通过意味着每个功能块的器件和连接是对的顶层 LVS 若失败看报告里报错器件的坐标属于哪个 subcell回到对应子块查而不是在顶层满图找。DRC 放最后因为大量 DRC 报错是块间距离问题要等布局定型再消化。天线规则单独跑一遍在下一章讲输出级的时候会具体说明为什么它值得单列。4. 两级运放版图分解的进阶处理输出级拆管、补偿电容与寄生控制单级 OTA 的分解相对直白两级运放才是版图分解真正拉开差距的地方。输出级的大管子怎么拆、米勒补偿电容放哪、电源域怎么分这三个问题处理不好后仿和前仿的偏差会大到让人怀疑原理图。这一章按我拆两级运放时的顺序展开。4.1 输出级大管的叉指拆分与金属电流密度两级运放的输出级承担全部负载电流是分解后最容易出问题的块。管子尺寸一大直接画成一个矩形会有三个麻烦栅极多晶硅电阻太大远端栅极响应明显变慢源漏区应力不均导致 Vth 沿沟道宽度方向漂移单条金属过电流超过电流密度规则。常见做法是把大管拆成叉指每根叉指宽度控制在 5~10µm具体看工艺的栅极多晶硅方块电阻和 DRC 对栅极开孔的限制。叉指之间源漏共享金属走线在两端汇总。汇总线必须按直流电流密度选宽度典型参考值如下表具体数值以 PDK 的 EM 规则为准。静态电流 10mA 的管子M1 上至少要走够宽的线如果这层金属还有交流摆幅再额外加 30% 余量否则 EM 寿命和后仿 I-R drop 都会出问题。金属层典型直流电流密度参考适用场景M10.5~1.5 mA/µm器件源漏连接、叉指内部走线M2~M41~2 mA/µm块内信号线与中等电流干线顶层厚金属数 mA/µm输出级汇总线、电源总线输出级另一个常见错误是只算 DC 电流密度忽略对称性。输出大管左右两半的电源金属走线长度不同动态响应就不对称交越失真变大。我的做法是拆管之后两半的 VDD 金属从中间分叉等长走到两侧VSS 同样处理。两级运放的输出级是两个互补大管两个管子的中心必须落在同一条对称轴上否则正负半周的驱动能力不一样后仿的 THD 会是前仿的两倍以上。4.2 米勒补偿电容的摆放从输出到高阻节点的最短直线两级运放的标准补偿是米勒方式一颗电容从输出端跨接到第一级高阻输出节点。版图要求这条跨接路径尽量短、尽量直因为电容两端都是敏感节点路径上任何额外寄生都会改变运放 GBW。gm1 除以 Cc 决定单位增益带宽Cc 固定后高阻节点上每多出 10fF 寄生GBW 就掉一截。典型症状是后仿 GBW 比前仿低 15% 以上这时候先查补偿电容周边的走线基本一查一个准。补偿电容本身用 MIM 还是 MOS 取决于工艺MIM 需要上下极板各接一层金属。我习惯把上极板接高阻节点、下极板接输出端这样高阻节点的寄生相对稳定。电容正下方不允许走任何金属线否则那根线就成了高阻节点的额外寄生电容。如果工艺允许用顶层厚金属做一个屏蔽罩把电容包起来屏蔽层接干净的 AC 地而不是电源直接这样电源噪声不会通过电容的极板耦合进信号路径。如果原理图里的补偿网络带了调零电阻 Rz它的位置要紧贴电容不能为了布线好看放远。Rz 通常是多晶硅电阻自身有寄生电容放远了会改变零点位置相位裕度莫名其妙变差。前后仿真对不上相位裕度时第一反应应该是看 Rz 到 Cc 的实际距离而不是去调原理图。这颗电阻放在电容旁边还有一个好处后仿提取时它的寄生电容随版图一起被提取出来前仿里没有的效应在后仿里能看到全貌。4.3 电源域分离与天线规则的收尾输出级电流是动态变化的会在电源线上产生 I-R drop 噪声。输入差分对、偏置块、输出级三者的电源线在版图上要分开走到电源网络总线而不是逐级共用一根竖线连上去。模拟地与输出地同理。各电源域之间用隔离环包住环分别接各自的地避免输出噪声通过共享的衬底电位灌进输入地。这个分离在版图分解里是最容易被新手忽略的一步因为原理图上电源都是同一个 netLVS 也查不出问题只有后仿或流片测试才暴露。天线规则检查要在 DRC 阶段做透。长距离金属线直接连到栅极时等离子体刻蚀过程收集的电荷可能打穿栅氧拆线或插入二极管是标准解法。分解后每个子块的栅连接金属都不长天线问题主要出现在顶层块间连线上所以顶层布线时要留意任何一条长线是否以栅极为终点。DRC 报告里报 antenna 时我优先在终点栅前打一个到衬底或到阱的二极管而不是绕路改走线因为绕路可能破坏已经调好的对称性。密度规则也一样dummy 金属要加但不要在差分对和补偿电容上方堆放间距按 DRC 下限再放大两格避免 dummy 变成寄生耦合来源。5. 运放版图分解后的验证与版图面试高频问答5.1 LVS 通过不等于匹配达标核对对称网络的寄生LVS 通过只代表连接关系正确不代表匹配达标。分解做完之后我固定做一步寄生回读用 Calibre xRC 提取寄生参数把对称网络上的总电容和关键电阻摘出来比对。差分输入对的两条输入走线、电流镜两臂的源漏电阻、输出级两半的电源金属电阻这些网络的提取值应该对称。若 inp 网络总电容 87fF、inn 网络总电容 112fF差 25fF 已经足以造成实测失调超出标称值这时候回版图查走线长度和穿层 vias 数量几乎都是这两处的不对称在作怪。这个检查放在 tapeout 前的 checklist 里比全版图肉眼复查高效得多。5.2 版图设计面试里的运放版图分解问答版图设计面试里运放版图分解是命中率最高的题目之一。常见追问链是为什么要拆块、差分对为什么共质心、电流镜 1:8 怎么画、隔离环接哪、米勒电容放哪。答题逻辑用四段式串起来最稳先划分功能块的匹配边界再对块内器件做共质心和 dummy然后用 guard ring 钉住衬底和阱电位最后核对对称网络的寄生参数。四段都能落到具体数字和画法比只背结论更能体现做过 layout。电流镜 1:8 的典型画法值得单独展开以 1x 单位管为基准把 8x 拆成 8 个单位管与基准管交叉排成 3x3 阵列基准管放在中间分隔线上8 个倍率管对称分布在两侧阵列两端加 dummy 管封口。这样同时满足共质心要求和 LVS 可查的比例关系。面试里如果能补一句“比例超过 1:8 我会先拆成两级电流镜避免跨度过大引入梯度误差”这段回答基本就立住了因为这句话直接指向了版图误差的物理来源。本文还有配套的精品资源点击获取