1. 电源层分割到底在解决什么问题1.1 从一块四层板的翻车案例说起前年接手一个工业控制板项目四层板结构叠层是Top-GND-Power-Bottom。板子上有24V输入、12V中间轨、5V数字电源、3.3V主控电源还有一路1.8V给DDR供电。画完布局布线之后电源层是一整块铜皮所有电源网络都靠走线从顶层和底层拉过去。板子打样回来3.3V的纹波在示波器上直接飙到180mVDDR跑起来偶尔读写错误24V那一路的开关噪声串得到处都是。问题出在哪电源层是一整块铜但所有电源网络实际上还是靠细走线在供电电源层根本没有起到低阻抗平面的作用。后来把电源层做了分割每个电源网络分到独立的铜皮区域纹波直接降到30mV以内DDR也稳了。这就是**电源层分割Split Plane**要解决的核心问题在一块完整的电源平面上为不同的电源网络划分出各自独立的铜皮区域让每个网络都能获得低阻抗、低噪声的供电平面而不是靠走线去喂电。1.2 什么情况下必须做分割什么情况下可以不做不是所有板子都需要分割电源层。我见过不少新手拿到一块两层板也想着去分割电源层结果越搞越乱。判断标准其实很简单必须分割的场景板上有3种以上不同电压的电源网络且电流较大单路超过500mA板上有模拟电源和数字电源共存板上有开关电源和敏感信号共存DDR、FPGA这类对电源完整性要求高的器件。可以不分割的场景两层板且电源种类少所有电源网络电流都很小比如都是几十毫安的传感器供电板子面积足够大可以用完整平面加走线的方式解决。我个人的经验是四层板及以上、电源网络超过3种就老老实实做分割。省这一步后面调试的时候会加倍还回来。1.3 分割的本质给每个电源网络一块专属地盘你可以把电源层想象成一栋写字楼。如果不分割就是所有人挤在一个大开间里谁说话都影响别人。分割之后每个部门有自己的独立办公室关上门互不干扰。从电气角度讲分割带来三个好处降低电源阻抗铜皮面积大阻抗低、隔离噪声不同网络之间没有铜皮连接噪声不会通过平面耦合、减小环路面积电源和地之间的环路面积小EMI辐射低。但分割也有代价如果分割不当会导致跨分割走线问题——信号线从一块铜皮上方跨到另一块铜皮上方参考平面不连续阻抗突变信号完整性直接崩掉。所以分割不是随便画几条线就完事后面会详细讲怎么避这个坑。2. Anti Etch在Allegro里的真实角色2.1 Anti Etch不是画线工具是挖沟工具很多刚接触Allegro的朋友会把Anti Etch当成普通的画线命令来用觉得就是在电源层上画几条线把铜皮分开。这个理解不算错但不够准确。Anti Etch的本质是负片分割线。在Allegro的负片层Negative Layer里铜皮是默认铺满的你画的Anti Etch线就是告诉工具这条线经过的地方铜要被蚀刻掉。所以Anti Etch画出来的不是铜而是铜皮之间的隔离带。这就解释了一个常见困惑为什么画完Anti Etch之后电源层看起来还是整块铜因为负片层的显示逻辑和正片层不一样你需要用正确的方式去查看分割结果。2.2 正片与负片搞混了后面全乱Allegro里电源层可以用正片Positive也可以用负片Negative来做。这两种方式的操作逻辑完全不同对比项正片层负片层铜皮默认状态空白需要手动铺铜满铜需要挖掉不需要的部分分割工具Split Plane / Z-CopyAnti Etch显示方式直接看到铜皮形状需要开启负片显示才能看到效果适用场景电源网络少、形状复杂电源网络多、分割规则修改难度改铜皮形状较灵活改分割线需要重新处理我一般建议电源网络超过4种、分割区域比较规整的板子用负片Anti Etch电源网络少、形状不规则的用正片Split Plane。两种方式没有绝对优劣关键看你的板子适合哪种。2.3 Anti Etch的线宽到底设多少这是被问得最多的问题之一。Anti Etch的线宽决定了铜皮之间隔离带的宽度。设太窄隔离效果不好加工时可能因为蚀刻精度问题导致铜皮粘连设太宽浪费宝贵的电源层面积。我的经验值是这样的普通消费类板子20mil0.5mm起步这是大多数板厂的蚀刻精度能稳定做到的。工业级/高可靠性板子30-40mil0.75-1mm留足余量。高压隔离区域根据安规要求来通常至少80mil2mm以上。注意Anti Etch线宽不是越宽越好。如果你的电源层面积本来就紧张线宽设太大铜皮面积不够电源阻抗反而会升高。要在隔离效果和铜皮面积之间找平衡。另外Anti Etch的线宽设置是在Constraint Manager里控制的不是画线的时候临时设的。这一点和普通走线不一样新手容易在这里卡住。3. 从零开始Anti Etch绘制的完整操作链路3.1 前期准备层叠设置和网络分配在画Anti Etch之前有几件事必须先做好否则后面会反复返工。第一步确认层叠结构。打开Cross Section编辑器确认电源层在哪一层是正片还是负片。如果是负片确保Plane属性已经设置正确。第二步给电源层分配网络。在Allegro里负片层需要指定一个默认网络通常是GND。这个默认网络会铺满整个层然后你通过Anti Etch把其他网络挖出来。操作路径是Setup Cross Section在对应的层上设置Plane和Default Net。第三步确认所有电源网络的电压和电流需求。这一步很多人会跳过但它直接决定了你分割区域的面积分配。比如3.3V需要2A电流1.8V只需要0.5A那3.3V的铜皮面积就应该明显大于1.8V。我习惯在纸上先画一个草图标出每个电源网络大概需要多大面积、放在哪个位置。这个草图不用很精确但能帮你在画Anti Etch的时候心里有数。3.2 Anti Etch命令的正确打开方式Allegro里调用Anti Etch的命令路径是Add Line然后在Options面板里把Active Class改成Anti EtchSubclass选择对应的电源层。这里有个细节Options面板里的Line Width要设置成你规划好的隔离带宽度。但前面说了这个宽度实际上受Constraint Manager控制Options里设的值只是一个显示值真正生效的是约束管理器里的规则。画线的时候我建议用直角45度角的方式走线不要用圆弧。原因有两个一是直角分割在后续铜皮分配时更容易处理二是圆弧分割在负片层里容易产生一些奇怪的显示问题。3.3 分割线的走向规划不是随便画几条线分割线的走向直接决定了电源层的质量。我总结了几个原则原则一大电流网络优先。把电流最大的电源网络放在最靠近板边的位置这样它的铜皮面积最大阻抗最低。原则二敏感网络远离噪声源。模拟电源、PLL电源这些对噪声敏感的网络要远离开关电源、DDR这些噪声源。分割线就是天然的隔离带要利用好。原则三避免细长条。如果一个电源网络的铜皮被分割成细长条它的阻抗会很高还不如不分割。每个分割区域尽量保持块状长宽比不要超过3:1。原则四预留跨分割走线的通道。如果确实有信号线需要从一块铜皮上方跨到另一块要在分割线上预留一个桥接区域让信号线的参考平面保持连续。这个后面会详细讲。3.4 画完之后怎么检查分割是否正确画完Anti Etch之后不要急着做下一步。先做几个检查开启负片显示在Color Dialog里把对应的负片层打开确认Anti Etch线显示为隔离带铜皮被正确分割。检查网络连接用Display Net命令逐个点击每个分割区域确认它们连接到了正确的电源网络。检查隔离带宽度用Measure工具量一下实际隔离带宽度确认和设计值一致。检查是否有孤岛有时候Anti Etch画得不好会产生一些孤立的铜皮小岛这些孤岛没有任何网络连接必须处理掉。提示孤岛问题在负片层里特别常见。如果发现孤岛要么调整Anti Etch线的走向把它合并到相邻区域要么用Delete命令把它删掉。4. 铜皮分配从Anti Etch到实际铜皮的最后一公里4.1 负片层铜皮分配的核心逻辑Anti Etch画完之后铜皮并不会自动分配网络。你需要通过Split Plane命令或者Z-Copy命令来完成铜皮和网络的绑定。在负片层里操作逻辑是这样的默认网络通常是GND铺满整个层然后你通过Anti Etch挖出其他网络的区域再把这些区域分配给对应的网络。这个过程叫Plane Assignment。具体操作选择Shape Split Plane然后点击你想要分配的区域在弹出的对话框里选择对应的电源网络。Allegro会自动把这个区域的铜皮和该网络绑定。4.2 铜皮分配时最容易踩的三个坑坑一网络分配错了。这个听起来很低级但实际项目中我见过不止一次。特别是当两个电源网络电压相近比如3.3V和3.0V的时候很容易点错。分配完之后一定要用Display Net逐个确认。坑二铜皮没有完全填充。有时候Anti Etch画得不够封闭导致某个区域的铜皮没有完全填充出现铜皮只有轮廓的情况。这时候需要检查Anti Etch线是否形成了完整的闭合区域。坑三铜皮和焊盘的连接方式不对。电源层铜皮和通孔焊盘的连接方式有全连接Solid和热焊盘Thermal Relief两种。电源层一般用全连接保证低阻抗但如果你的板子需要过回流焊全连接会导致散热太快焊接不良。这个要根据工艺来选。4.3 铜皮分配后的验证方法分配完成后我一般会做这几步验证用Display Net检查每个区域的网络属性确认没有分配错误。用Tools Reports生成电源层报告查看每个网络的铜皮面积和连接情况。用DRC检查看是否有网络短路或者间距违规。导出Gerber后目视检查这是最后一道防线。有时候Allegro里显示正常但Gerber里会出现一些奇怪的问题。5. 跨分割走线电源层分割最大的坑5.1 跨分割为什么会导致信号完整性问题前面提到过信号线的参考平面如果不连续会导致阻抗突变。具体来说当信号线从一块铜皮上方跨到另一块铜皮上方时返回电流的路径被切断被迫绕行形成一个大的环路。这个环路会带来三个问题阻抗不连续导致反射、环路面积增大导致EMI辐射、返回路径不明确导致串扰。我实测过一个案例一条100MHz的时钟线跨分割走线眼图几乎闭合误码率飙升。后来在分割线上加了一个桥接电容眼图立刻打开。这就是跨分割的威力。5.2 桥接电容的正确用法如果确实无法避免跨分割走线可以在分割线上放置桥接电容。这个电容的作用是为返回电流提供一个高频通路。桥接电容的选型原则容值一般用0.1uF或者0.01uF根据信号频率来选。频率越高容值越小。位置尽量靠近信号线跨分割的位置越近越好。数量如果有多条信号线跨分割每条线附近都要放不要指望一个电容能管所有线。注意桥接电容不是万能的。它只能改善高频返回路径对于低频信号效果有限。而且电容本身有寄生电感频率太高的时候效果会打折扣。所以最好的方案还是避免跨分割。5.3 分割线避让信号线的实操技巧在画Anti Etch的时候要提前规划好哪些区域有信号线经过。我的做法是先在布局阶段确定主要信号线的走向。在画Anti Etch的时候让分割线避开这些信号线的投影区域。如果实在避不开就在分割线上预留一个缺口让信号线从缺口上方走过保证参考平面连续。这个缺口的做法是在分割线上留一段不画Anti Etch让两块铜皮在这个位置保持连接。但这样做会牺牲一部分隔离效果所以只适用于对隔离要求不高的场景。6. 那些年我踩过的电源层分割坑6.1 坑一分割线画得太细导致铜皮粘连有一次做一个四层板电源层面积比较紧张我把Anti Etch线宽设成了10mil。板子打样回来发现两个电源网络的铜皮在某个位置粘连了导致短路。后来分析原因是板厂的蚀刻精度不够10mil的隔离带在加工时被蚀刻不足铜没有完全去掉。教训Anti Etch线宽不要低于20mil除非你和板厂确认过他们的蚀刻精度能做到。宁可牺牲一点铜皮面积也不要冒短路的风险。6.2 坑二铜皮分配后忘记更新DRCAllegro的DRC是基于当前设计状态的。如果你修改了Anti Etch或者铜皮分配但没有重新跑DRC之前通过的检查结果就失效了。我有一次就是因为这个板子打回来才发现有个电源网络和地短路了。教训每次修改电源层之后都要重新跑一遍DRC。不要嫌麻烦这一步能帮你省下打样费和调试时间。6.3 坑三负片层显示设置不对导致误判Allegro的负片层显示逻辑和正片层不一样。如果你没有正确设置Color Dialog可能会看到错误的铜皮形状。我有一次就是因为显示设置不对以为分割没问题结果Gerber导出后发现铜皮根本没分出来。教训在检查分割结果的时候一定要用正确的显示设置。我习惯用Display Color/Visibility把负片层的显示打开同时把正片层的显示关掉这样能看得更清楚。6.4 坑四电源层和地层的分割不匹配电源层分割了但地层没有对应分割会导致返回电流路径不明确。特别是当电源层和地层之间的介质很薄的时候这个问题会更严重。教训电源层分割的时候地层也要做相应的分割。地层的分割要和电源层对应保证每个电源网络都有一个完整的返回路径。7. 分割完成后的检查清单与Gerber输出要点7.1 出Gerber前的最后检查电源层分割完成后出Gerber之前一定要做这几项检查检查项检查方法合格标准网络分配Display Net逐个点击每个区域网络正确隔离带宽度Measure工具测量不小于设计值孤岛铜皮Display DRC 目视无孤立铜皮跨分割走线目视 规则检查尽量无跨分割桥接电容目视检查位置正确、容值正确热焊盘连接目视检查符合工艺要求7.2 Gerber输出时电源层的特殊设置电源层是负片层出Gerber的时候要特别注意。在Artwork设置里要确保电源层的Film Type设置正确。负片层的Gerber文件和正片层不一样它是用负像的方式表示的——铜皮是空的隔离带是实的。如果你不确定设置是否正确可以先用View命令预览一下Gerber效果。确认无误后再正式输出。7.3 和板厂沟通的几个关键点电源层分割的板子和板厂沟通的时候要特别说明几点隔离带最小宽度告诉板厂你的Anti Etch线宽是多少确认他们的蚀刻精度能做到。铜皮到板边的距离电源层铜皮不要铺到板边一般留20mil以上的距离避免加工时铜皮翘起。阻抗控制要求如果有阻抗控制要求要提前和板厂沟通因为电源层分割会影响阻抗。我一般会在Gerber文件里附一份说明文档把这些关键参数写清楚避免沟通遗漏。8. 一些提高效率的Allegro操作技巧8.1 快捷键设置Allegro的默认快捷键不太好用我习惯自己设一套。比如把Anti Etch命令设成快捷键画分割线的时候能快很多。具体方法是在env文件里添加alias比如alias a add line alias s shape split alias d display net这样按一个键就能调用命令比在菜单里找快多了。8.2 用Skill脚本批量处理如果板子上电源网络很多手动分配铜皮会很累。这时候可以用Skill脚本批量处理。比如写一个脚本自动把每个分割区域分配给对应的网络。这个需要一定的Skill编程基础但学会了能省很多时间。8.3 复用已有设计的分割方案如果之前做过类似的板子可以把电源层分割方案复用过来。Allegro支持Z-Copy命令可以把一个设计里的铜皮复制到另一个设计里。但要注意网络名称要对应否则会分配错误。9. 写在最后的一些个人体会电源层分割这件事说难不难说简单也不简单。核心就三件事画对Anti Etch、分对铜皮、避开跨分割。但每一件事都有很多细节稍不注意就会踩坑。我做了这么多年PCB设计最大的体会是电源层分割不是画完就完事而是要反复验证。Allegro里显示正常不代表Gerber里正常Gerber里正常不代表板厂能做出来板厂做出来不代表实际性能达标。每一个环节都要留足余量都要有检查手段。另外不要迷信标准做法。不同的板子、不同的工艺、不同的成本要求最优方案是不一样的。我见过有人为了追求完美的分割效果把电源层画得极其复杂结果板厂做不出来反而耽误了项目进度。实用主义在PCB设计里很重要。最后分享一个小技巧如果你不确定分割方案是否合理可以先用仿真工具跑一下电源完整性分析。Allegro自带的PI分析工具虽然不算特别强大但用来做初步验证足够了。花半个小时跑个仿真比打样回来发现问题的成本低得多。