1. 先搞清楚这套组合到底要干什么ZYNQ7030 加 AD9361 这套组合我前后一共打过三版板子前两版都栽在了电源和时钟上第三版才算能稳定跑通 BPSK 环回。所以这篇不讲空话就把硬件电路设计和 PCB 开发这两块踩过的坑、算过的账、量过的波形一条条摊开讲。如果你正准备上手一块 SDR软件无线电类的自研板或者手里已经有 ZYNQ 板子想挂一颗 AD9361 做收发链路那这里的内容应该能帮你省掉至少两轮投板的钱。先把定位说清楚ZYNQ7030 是 Xilinx Zynq-7000 系列里带 GTP 高速收发器、逻辑资源又够用的那一档PS 端是双核 Cortex-A9PL 端是 Kintex-7 架构的可编程逻辑AD9361 是 ADI 的射频捷变收发器覆盖 70MHz 到 6GHz通道带宽从 200kHz 一直到 56MHz内部集成 12 位 ADC 和 DAC、可编程增益、本振合成器。两者拼在一起本质上就是一块巴掌大小的宽带收发平台FPGA 负责数字基带和协议处理AD9361 负责把模拟射频和数字采样接起来。这套东西解决的核心问题不是“能不能通信”而是“能不能在自己的板子上把采样数据老老实实、不丢不错地搬进 FPGA”。很多人第一次做这块板子误以为难点在射频其实真正让你熬夜的是 DDR3 校准、时钟锁定、SPI 读 ID 这几个看似最无聊的环节。我把内容拆成系统设计、电源时钟、射频外围、PCB 布局、软硬联调、问题排查六个部分尽量做到你拿着原理图和 PCB 就能对着改。2. 系统框图与电源树把供电算清楚再画原理图2.1 从天线到 PS 端的数据通路梳理在动手画原理图之前我习惯先在纸上把整条数据通路画一遍因为通路上任何一个环节出问题最后都会表现成“FPGA 收不到数据”这种含糊的现象排查起来极其痛苦。这条链路大致是这样天线进来经过收发开关和巴伦做单端转差分进 AD9361 的 RX 输入AD9361 内部完成下变频、滤波、ADC 采样然后通过并行的数据接口把 12 位 IQ 数据送到 ZYNQ 的 PL 引脚PL 侧用 IDDR 原语把双沿数据拆开再通过 AXI 总线和 DMA 搬进 PS 端的 DDR3。发射方向反过来走PS 端组好数据经 DMA 送到 PLPL 把 IQ 数据按接口时序推给 AD9361 的 TX 数据口芯片内部做 DAC、上变频、滤波最后从 TX 输出差分信号经巴伦转单端送出去。控制通路是独立的一条PS 端通过 SPI 主机控制器去读写 AD9361 的寄存器完成本振频率、采样率、增益、滤波系数这些配置。理解这条“数据走并行、控制走 SPI”的双通道结构是后面所有布线和时序设计的出发点。这里有个容易被忽略的细节AD9361 的数据接口可以选择 CMOS 或 LVDS 模式。CMOS 适合采样率不高、走线短的场景信号摆幅大、抗扰度好但走线多、功耗高LVDS 则适合高速和长距离抗共模干扰强代价是布线要求更高、需要端接。我在第一版里图省事用了 CMOS DDR 模式结果在 30.72MSPS 以上就开始出现偶发误码后来老老实实换到 LVDS 才好起来。所以数据接口模式的选择本质上是在“布板难度”和“速率上限”之间做权衡。2.2 电源轨划分与电流预算附计算过程电源是这块板子的第一道鬼门关。AD9361 的电源轨有好几组内部核心大约 1.3V数字接口和 GPO 是 1.8V还有几组模拟供电轨具体电压和容差一定要以 ADI 最新数据手册为准不同版本会略有差异。ZYNQ7030 那边同样不省心VCCINT 是 1.0VVCCAUX 是 1.8VDDR3 是 1.5V还有 PS 端的独立供电轨和 MIO bank 电压。我的做法是先列一张电源预算表再决定用几路 DCDC、几路 LDO。估算方法很朴素查手册里的典型电流和峰值电流把同一电压轨上的负载加起来再留 30% 到 50% 的余量。以 1.3V 这路为例AD9361 在收发同时工作时典型电流在几百毫安量级峰值可以到 1A 左右所以我在选型时直接按 1.5A 的持续能力去找器件而不是按典型值。ZYNQ 的 VCCINT 是耗电大户逻辑跑起来以后几百毫安到 2A 都正常尤其在你把大量 DSP 逻辑塞进去做滤波和抽取的时候。电压轨主要负载典型电流峰值估算供电方式1.0VZYNQ VCCINT约 0.8A约 2ADCDC1.8VZYNQ VCCAUX、MIO约 0.3A约 0.6ADCDC1.3VAD9361 核心约 0.6A约 1ADCDC 加 LDO 后级1.8VAD9361 接口、GPO约 0.2A约 0.4ALDO1.5VDDR3约 0.6A约 1.2ADCDC这里有个关键取舍射频芯片的模拟供电轨我强烈建议 DCDC 后面再挂一级 LDO。原因是 DCDC 的开关纹波会直接调制到本振和混频器上表现为频谱上的杂散和相噪恶化你后面用再好的滤波器都救不回来。LDO 的电源抑制比能把几百 kHz 以上的纹波压下去一大截代价只是几个毫瓦的额外损耗和一点布板面积这笔账非常划算。DDR3 和数字核心那几路就可以直接用 DCDC没必要浪费 LDO。2.3 时钟方案参考时钟、采样时钟与相噪取舍AD9361 需要一个外部参考时钟典型的做法是用一颗晶振或者外部时钟源提供常见频率在 40MHz 附近最终内部 PLL 会把它倍频到需要的本振和采样时钟。这里的关键指标不是频率精度而是相位噪声。我在第一版上用了一颗便宜的普通晶振相噪很差结果接收灵敏度比预期低了十几 dB排查了很久才发现问题出在参考时钟上。相噪为什么这么重要你可以把它理解成“时钟信号在时间轴上的抖动”。AD9361 内部的本振是由这个参考时钟倍频出来的参考时钟抖一点倍频之后就放大一点最后体现为频谱上本振信号两侧的“裙边”变宽。裙边一宽邻近信道的干扰就压不下去接收机的选择性直接变差。所以选参考时钟时别只看频率和负载电容一定要翻到手册里的相噪曲线看它在 10kHz、100kHz 偏移处的 dBc/Hz 指标。另一个坑是时钟走线。参考时钟到芯片的走线要尽量短最好当作射频信号来对待包地、控制阻抗、避免和数字信号平行走线。我第二版把时钟线和 SPI 线并排走了很长一段结果 SPI 一活动接收底噪就抬起来一点。后来把时钟线单独拉出来、两侧打满地过孔问题才消失。这个现象不一定是必然的但它提醒你在射频板子上任何一根线都别当普通线对待。3. AD9361 外围电路的关键细节3.1 接收与发射链路的差分匹配网络AD9361 的射频端口是差分的所以你需要一个巴伦把单端天线信号转成差分送进去或者反过来把差分输出转成单端。官方参考设计和评估板里给出的巴伦型号和匹配网络我建议直接照抄不要自作聪明去“优化”。原因很现实ADI 的评估板是拿矢量网络分析仪和频谱仪实际调过的任何一点寄生参数的变化都会让匹配偏离而你在没有仪器的条件下根本调不回来。巴伦之后的匹配网络通常是几颗电容电感组成的 LC 网络作用是把芯片端口的阻抗变换到巴伦的 50 欧姆。这里的元件一定要选高频特性好的普通 0402 的绕线电感和高 Q 电容是基本要求。我第一次用了便宜的叠层电感自谐振频率偏低在 2.4GHz 附近几乎变成了电容匹配完全跑飞。换到高自谐振频率的绕线电感后回波损耗一下就正常了。再说一个细节接收链路的输入走线要尽量短且必须做 50 欧姆阻抗控制差分部分则要控 100 欧姆差分阻抗。同时RX 和 TX 的走线要相互隔离别图省地方让它们贴着走否则发射信号会直接耦合进接收前端造成自激或者底噪抬升。我一般会在 TX 和 RX 之间打一排接地过孔形成隔离墙两侧地平面保持完整。3.2 SPI 配置总线与数据接口的电平与走线SPI 是 PS 端配置 AD9361 的通道包括时钟、片选、MOSI、MISO 四根线必要时还有一根中断或者使能。别看它速率不高问题往往出在电平和上电时序上。AD9361 的接口电平通常是 1.8V而 ZYNQ 的 MIO 电压可以配置但如果你选了一个不匹配的 bank 电压就会出现“SPI 读出来全是 0xFF 或者 0x00”的经典现象。我的惨痛教训是第一版把 SPI 接到了 ZYNQ 的 3.3V bank 上虽然理论上可以加电平转换但我偷懒没加结果芯片直接读不到 ID。后来老老实实把 SPI 挂在 1.8V 的 bank 上并且在总线上串了小阻值的限流电阻问题解决。所以我的建议是SPI 一定要和芯片接口电平一致必要时加电平转换芯片同时串 22 到 33 欧姆电阻做阻尼抑制反射。数据接口这块如果选 LVDS 模式就要特别注意差分对的等长和端接。AD9361 的 LVDS 数据口一般需要在接收端做 100 欧姆差分端接有些设计把它做在芯片内部可配有些需要外部加。你需要在原理图阶段就确认清楚不要等到布完线才发现少放了端接电阻那时候只能飞线非常难看且不可靠。另外数据线和随路的时钟要严格等长差值控制在几个毫米以内否则采样窗口会偏移表现为高采样率下的随机误码。3.3 环路滤波器与去耦网络的实际取值AD9361 内部有 PLL而 PLL 需要外接环路滤波器。这个滤波器的参数直接决定环路的带宽、锁定时间和相噪。官方手册和评估板给出了推荐的元件值我的建议仍然是沿用推荐值除非你有明确的理由和测量手段去改。环路带宽调得太宽会导致相噪恶化调得太窄则锁定变慢甚至不稳这两者之间的平衡点官方已经帮你找好了。去耦网络是另一个“看起来无所谓、实际很要命”的地方。AD9361 的每一组电源引脚旁边都应该有就近的 0.1uF 和 1uF 电容再在电源入口处放几十微法的钽电容或者陶瓷电容做储能。这里的关键是“就近”也就是电容要放在引脚旁边过孔要短回路面积要小。我见过一个设计把去耦电容全集中放在板子一角结果芯片一工作电源上全是噪声收发指标惨不忍睹。一个实用的检查方法在电源平面上沿着芯片的电源引脚看每个引脚是不是都能在 2 毫米以内找到至少一颗小电容。如果做不到就说明你的去耦布局需要调整。另外射频芯片的模拟电源和数字电源最好用磁珠或者电感做隔离防止数字噪声串到模拟域。磁珠的选择要注意它的直流电阻和额定电流别选了额定电流太小的型号否则在大电流下饱和隔离作用直接失效。4. PCB 开发实操叠层、阻抗与布局布线4.1 六层还是八层叠层设计与阻抗计算层数选择上我倾向于八层但如果预算紧张六层也能做只是要非常小心。八层的典型叠层是顶层信号、内层地、内层信号、内层电源、内层地、内层信号、内层地、底层信号。这样每个信号层旁边都有完整的地参考阻抗容易控制射频走线也好处理。六层的话通常做成信号、地、信号、电源、地、信号中间那层信号回参考面会比较折腾高速信号容易出问题。阻抗计算是绕不开的一步。以常见的 FR4 材料、介电常数大约 4.3、介质厚度 0.2 毫米、铜厚 1 盎司为例用微带线公式估算 50 欧姆单端阻抗Z0 87 / sqrt(εr 1.41) * ln(5.98h / (0.8w t))代入 εr 等于 4.3、h 等于 0.2 毫米、t 等于 0.035 毫米反推得到线宽大约 0.34 毫米。这个数值是粗略估算实际要结合板厂的工艺能力和场求解器仿真来定最终以板厂给的阻抗报告为准。我一般会在发给板厂的文件里明确标注哪些线需要控 50 欧姆、哪些需要控 100 欧姆差分让他们做阻抗测试并附报告。差分阻抗 100 欧姆的计算更复杂一些它和线宽、线间距、介质厚度都相关。经验上在 0.2 毫米介质厚度下线宽 0.2 毫米、间距 0.2 毫米左右的差分对差分阻抗大致落在 100 欧姆附近但具体还要仿真确认。这里我强烈建议射频部分的阻抗不要靠经验值硬套一定要用板厂的叠层参数跑一次仿真差百分之十几的阻抗回波损耗就差好几个 dB。4.2 射频走线的地平面处理与隔离射频走线最核心的原则是“参考地要完整回路要短”。走线下方必须是完整的地平面中间不能有跨越、不能有开槽。如果你不得不让射频线跨过地平面上的缝隙那基本上等于人为制造了一个辐射天线信号会从缝里漏出去同时外界的干扰也会从缝里钻进来。我在检查 PCB 时第一件事就是看射频线正下方的地平面有没有被其他信号割裂。地过孔是另一个重点。射频线两侧要打满地过孔形成“过孔墙”把走线包在中间这样可以抑制辐射和耦合。过孔的间距一般控制在波长的二十分之一以内对于 2.4GHz 的信号波长大约 125 毫米二十分之一就是 6 毫米左右实际我会打得更密大概 2 到 3 毫米一个。巴伦和匹配网络周围的地过孔也要密因为这些地方是电流集中的区域。隔离方面TX 和 RX 之间、射频和数字之间都要有意识地拉开距离。射频部分尽量集中放在板子一侧数字部分放在另一侧中间用地平面和过孔墙隔开。电源部分单独一块区域DCDC 的电感要远离射频输入因为电感的漏磁会直接耦合到接收前端。我第三版就是把 DCDC 电感挪到了板子最边缘接收底噪立刻降了几个 dB这个改动成本几乎为零效果却很明显。4.3 ZYNQ 侧 DDR3 与高速接口的布线要点ZYNQ 侧的 DDR3 是另一个大坑虽然它不是射频但它决定了系统能不能稳定跑起来。DDR3 的布线要求是数据线分组等长、地址和控制线等长、时钟差分对单独处理。数据组内部的等长一般控制在正负 25 密耳以内地址控制线相对时钟的等长也要控制。听起来简单但实际布起来很考验耐心尤其是当你还要同时兼顾射频区域的隔离时。DDR3 的电源和参考电压也要注意。VREF 是 DDR3 的参考电压一般是电源电压的一半需要单独走线并加去耦电容且要远离噪声源。我见过 VREF 走线被时钟线穿越结果内存测试随机报错找了很久才定位到。所以 VREF 一定要包地、走短、加电容别让它和任何高速信号靠近。DDR3 的终端电阻也要靠近芯片放置不能为了省地方放到远处否则终端效果大打折扣。高速接口方面如果你要用到 ZYNQ 的 GTP 收发器那就要按差分 100 欧姆控制阻抗走线尽量短、直避免过孔必要时用过孔也要保证参考地完整。GTP 的参考时钟要求更高抖动要小通常需要专门的时钟源。这部分我建议参考 Xilinx 的板级设计指南里面的叠层建议和走线规则都是经过验证的照做基本不会出大问题。4.4 去耦电容摆放、散热与丝印标注去耦电容的摆放原则前面提过核心就是“就近、短回路”。在 PCB 上我一般把 0.1uF 的小电容放在芯片背面正对电源引脚的位置过孔直接打在电容焊盘旁边这样电流回路最短。大容量的储能电容可以放得远一些但也要在同一个电源平面区域内。摆放完之后我会用工具检查每个电源引脚到最近电容的距离超过 3 毫米的就重新调整。散热是高频和高速板子容易忽略的问题。ZYNQ7030 在大负载下发热不小AD9361 本身功耗也不低两块芯片都需要考虑散热。我的做法是在芯片底部打散热过孔阵列连接到内部或底部的地平面把热量导到板子背面必要时在背面贴散热片。散热过孔要盖油还是开窗取决于你的工艺一般在芯片正下方用塞孔处理避免焊料流失。丝印标注看似小事实际很影响调试效率。我习惯在板子上标清楚每个电源轨的电压、每个测试点的信号名称、每个接口的引脚定义。调试的时候一眼就能找到该测哪个点、该接哪根线比翻原理图快得多。另外关键测试点比如时钟、参考电压、SPI 信号要留出焊盘或者测试孔方便挂探头或者飞线这些小细节在真正调试时能救命。5. FPGA 与 PCB 怎么互动从约束到环回5.1 原理图引脚与约束文件的一致性核对很多人以为硬件和 FPGA 是两拨人分开干的其实这块板子上两者必须紧密互动。最典型的互动点就是引脚分配原理图上 AD9361 的数据线接到 ZYNQ 的哪些 PL 引脚必须和 FPGA 约束文件里的引脚号一模一样。一旦对不上要么收不到数据要么更糟——把输出接成了输入产生驱动冲突。我每次投板前都会让硬件和 FPGA 两份引脚表做一次逐脚核对哪怕是同一批人做的也要核对。核对的方法很简单导出原理图的网络表导出 FPGA 的约束文件用脚本或者表格工具比对网络名和引脚号。听起来很笨但非常有效。我第三版就是靠这个核对接上了两根接反的数据线省了一次飞线。除了数据线SPI、时钟、复位、使能这些控制线也要核对尤其是复位的极性高电平复位还是低电平复位搞反了芯片永远起不来。还有一个互动点是时序。PCB 走线带来的延迟会直接影响数据接口的采样窗口。虽然 AD9361 的接口通常有一定的时序余量但在高采样率下走线等长就没那么宽松了。所以 FPGA 侧在写约束时要把走线延迟考虑进去必要时用 IDELAY 原语做微调。这个调的过程实际上就是 FPGA 和 PCB 的“对话”FPGA 告诉 PCB 需要什么样的时序PCB 用走线长度去满足满足不了的地方再用 FPGA 内部的可调延迟去补。5.2 上电顺序、复位与时钟使能策略上电顺序是硬件设计里最容易出事、也最容易被忽视的环节。AD9361 和 ZYNQ 都有各自的上电要求如果顺序不对可能出现闩锁或者芯片无法启动。一般原则是先给核心供电再给接口供电最后给模拟供电但具体顺序一定要查手册。我在设计电源时用使能引脚把几路 DCDC 和 LDO 串起来实现受控的上电顺序而不是让它们一起上电。复位策略同样重要。ZYNQ 的 PS 端复位由外部复位芯片控制PL 端和 AD9361 的复位则要由 PS 端通过 GPIO 控制保证软件可以在合适的时候释放复位。我的做法是上电后 PS 先启动等电源稳定、时钟锁定之后再通过 GPIO 释放 AD9361 的复位然后开始 SPI 配置。如果让 AD9361 和 ZYNQ 同时复位、同时启动往往会出现 SPI 通信失败的情况因为芯片还没准备好。时钟使能也要有策略。参考时钟可以在上电后就一直开着但数据接口的时钟最好等配置完成、芯片进入工作模式之后再使能避免在配置阶段产生无意义的翻转和干扰。这些策略都是软件和硬件配合的结果写在这里是想说明不要指望硬件把一切都做死留一些由软件控制使能、复位、时钟的接口调试起来会灵活很多。5.3 从读出芯片 ID 到 BPSK 环回实测软硬联调的第一步不是急着收发数据而是先用 SPI 读出 AD9361 的芯片 ID。这一步看起来简单但它验证了电源、时钟、复位、SPI 四条链路是否全部正常。如果 ID 都读不出来后面所有的事情都无从谈起。读出 ID 之后再逐步配置时钟、本振、增益、采样率每一步都用示波器或者逻辑分析仪确认信号是否正常。配置完成之后可以先做一个最简单的环回测试让 AD9361 发射一个单音信号然后用接收链路收回来看看频谱和幅度是否正常。这一步能把射频通路和数字通路都验证一遍。接下来才轮到 BPSK 调制解调在 FPGA 里生成 BPSK 基带信号送到 AD9361 发射再从接收端采回来在 FPGA 里做解调比对发送和接收的比特流是否一致。这个过程里任何一处时序或者增益配错都会表现为误码率上升。我做 BPSK 环回时遇到的典型问题是增益设置。发射增益太高接收端饱和接收增益太低解调信噪比不够。解决办法是先用较小的增益保证信号不饱和再逐步加大找到误码率最低的那个点。这个过程没有捷径只能一边看星座图一边调。另外采样率要和基带符号率匹配抽取和插值滤波器的系数也要配对否则会出现码间干扰误码率怎么都降不下来。6. 常见问题与排查速查表6.1 电源与时钟类故障电源和时钟类故障往往表现得最“玄学”因为它会影响整个系统。最常见的是某一路电源电压偏低或者纹波太大导致芯片工作不稳定。排查方法是先用万用表确认每路电源的静态电压再用示波器看动态纹波。如果纹波超过几十毫伏就要考虑加大去耦或者把 DCDC 换成 LDO 后级。我遇到过 1.3V 那路在收发时掉到 1.25V 以下的情况换了更大电流能力的器件才解决。时钟类故障的典型表现是“芯片锁不住”或者“接收指标差”。排查方法是先用示波器看参考时钟的频率和幅度再用频谱仪看相噪。如果频率不对检查晶振和负载电容如果相噪差检查电源和走线。我踩过的一个坑是参考时钟的使能引脚没接好导致时钟时有时无芯片偶尔能工作偶尔不能排查了很久才发现是一个虚焊。现象可能原因排查方法解决思路芯片读不到 ID电源异常、SPI 电平不匹配测电源、测 SPI 波形修正电源、统一电平时钟锁定失败参考时钟相噪差、频率偏频谱仪看相噪换低相噪晶振、优化走线接收底噪高DCDC 干扰、接地不良分段断电测试加 LDO、补地过孔偶发误码数据线不等长、端接缺失逻辑分析仪抓时序等长布线、补端接6.2 配置与数据接口类故障配置类故障几乎都出在 SPI 上。除了电平不匹配还有一个常见原因是片选和时钟的时序不对。AD9361 的 SPI 对建立和保持时间有要求如果 PS 端配置的 SPI 速率太高就会出现读写错误。我的做法是先降低 SPI 速率确认能读到 ID 之后再逐步提高速率找到稳定工作的上限。不要一上来就用最高速率那样你连问题是时序还是硬件都分不清。数据接口类故障的典型表现是高采样率下的误码。排查方法是先用低频、低采样率跑通再逐步提高。如果低频正常、高频出问题基本可以确定是时序或者信号完整性问题。这时候要用示波器或者逻辑分析仪看数据和时钟的相位关系判断采样窗口是否偏移。必要时在 FPGA 侧调整 IDELAY或者检查 PCB 上的差分对是否等长。我遇到过一对差分线差了将近 10 毫米结果一上高速就误码重新布线后立刻正常。6.3 射频指标类故障射频指标类故障最考验耐心因为它涉及的因素太多。常见的现象包括发射杂散超标、接收灵敏度不足、本振泄漏大。排查的第一步是确认匹配网络是否正常可以用矢量网络分析仪测回波损耗。如果没有仪器就对照官方评估板的元件值和布局逐一核对。我遇到过一次发射杂散超标最后发现是巴伦旁边的地过孔太少补了几十个过孔之后就压下去了。第二个常见原因是电源和本振的耦合。本振信号会通过电源、地、空间三条路径耦合到输出形成杂散。排查方法是分段断电看杂散是否消失。如果是电源耦合就加大滤波如果是空间耦合就加屏蔽罩或者拉开距离。本振泄漏大通常和巴伦的平衡度有关选质量好的巴伦、保证差分走线对称能明显改善。第三个原因是环路滤波器和本振参数设置。如果软件配错了环路带宽相噪会明显恶化。这时候要对照官方例程的配置值逐一核对寄存器。ADI 的官方例程里有一套经过验证的初始化流程建议直接用它生成配置再根据实际需求微调不要从零开始瞎配。这一步能帮你排除掉大部分软件层面的问题让你专注于硬件排查。最后分享一个我个人的小经验每次投板前把电源、时钟、复位、SPI、数据接口这五类信号各留一个测试点并且把它们的预期波形画在调试笔记里。等板子回来按顺序一个个测过去基本能在半天内判断出板子是不是“活的”。这比拿到板子就上电乱试要高效得多也能避免因为盲目上电而烧掉本来没问题的芯片。板子这东西稳扎稳打永远比投机取巧划算。